[发明专利]半导体器件中的触点

说明书

一种用于制造与半导体器件的源极或漏极区的触点(900)的方法，包括：a.提供具有至少一个源极或漏极区的所述半导体器件，所述源极或漏极区具有暴露区域，b.部分蚀刻所述源极或漏极区使得所述暴露区域增大，以及c.提供至少覆盖所述源极或漏极区的经蚀刻部分(810；820；830)的触点(900)；其中所述触点(900)在所述源极或漏极区的至少3侧上与所述源极或漏极区接触。

发明的技术领域

本发明涉及半导体器件中的触点，并且尤其涉及降低与其中的源极和/或漏极区的触点的接触电阻。

背景技术

随着半导体器件的缩放的继续，用于制造触点，诸如与源极和/或漏极区的触点的可用面积也减少。然而，降低触点大小导致触点电阻的不希望的增加。由此需要保持接触电阻较低，同时仍然缩小触点大小。实现这一点的一种尝试是形成缠绕触点，诸如US 2011/0147840A1中所描述的。

然而，本领域内仍存在对进一步降低与源极或漏极触点的接触电阻的需要。

发明内容

本发明的目的是提供用控制与源极或漏极触点的接触电阻的良好方法。

本发明的各实施例的优点在于，可降低与源极或漏极区的接触电阻。

本发明的各实施例的优点在于，它们与围绕各触点的缠绕的形成兼容。

以上目标由根据本发明的方法和器件来实现。

在第一方面，本发明涉及一种用于制造与半导体器件的源极或漏极区的触点的方法，包括：

a.提供具有至少一个源极或漏极区的半导体器件，该源极或漏极区具有暴露区域，

b.部分蚀刻源极或漏极区使得暴露区域增大，以及

c.提供至少覆盖源极或漏极区的经蚀刻部分的触点；

其中该触点在源极或漏极区的至少3侧上与该源极或漏极区接触。

在第二方面，本发明涉及一种半导体结构，包括：

i.至少一个源极或漏极区，包括由被居间间隙分开的各侧形成的凹陷或间隔，以及

ii.至少覆盖凹陷或间隔的各侧并且在源极或漏极区的至少三侧上与该源极或漏极区接触的触点。

在第三方面，本发明涉及一种半导体器件，包括根据第二方面或其实施例的半导体结构。

本发明的特别的和优选的方面在所附独立和从属权利要求中阐述。从属权利要求中的技术特征可以与独立权利要求的技术特征以及其他从属权利要求的技术特征适当地结合，而不仅仅是其在权利要求中明确阐明的那样。

尽管本领域中的设备在不断地改进、改变和发展，但是相信本发明概念代表了包括偏离先前实践的充分新颖且独创的进步，从而提供了更高效、稳定和可靠的具有此性质的设备。

从下面结合附图的详细描述中，本发明的上述和其他特性、特征和优点将变得显而易见，附图通过示例的方式例示了本发明的原理。给出本描述仅仅是出于示例的目的，而并不限制本发明的范围。以下引用的参考图涉及附图。

附图的简要说明

图1是根据现有技术的与源极或漏极区的触点的示意表示。

图2示出了针对根据本发明的若干实施例的与源极或漏极区的触点的示意表示

图3到11示出了根据本发明的形成若干实施例中的不同步骤的针对这些实施例中的NMOS和PMOS器件区两者的示意俯视图(a)和两个截面图(b和c；在a中指示的截面)。

图12示出了沿源极或漏极区中的V形槽的形成的不同步骤的示意截面图。