[发明专利]一种提高矢量网络分析仪接收机信噪比的系统及方法

权利要求书

1.一种提高矢量网络分析仪接收机信噪比的系统，其特征在于：包括5个模拟中频调理单元、5个混叠单元、5个ADC单元、多路伪随机噪声生成单元、低抖动采样时钟生成单元以及FPGA单元；其中，模拟中频调理单元与混叠单元相连；混叠单元分别与ADC单元和多路伪随机噪声生成单元相连；ADC单元分别与混叠单元、低抖动采样时钟生成单元、FPGA单元相连；FPGA单元分别与ADC单元、低抖动采样时钟生成单元、多路伪随机噪声生成单元相连；多路伪随机噪声生成单元分别与FPGA单元和混叠单元相连；低抖动采样时钟生成单元分别与ADC单元和FPGA单元相连；五路模拟中频调理单元、混叠单元、ADC单元之间均通过线路依次连接；

模拟中频调理单元，被配置为用于对输入的模拟中频信号进行包括放大、抗混叠滤波在内的处理，以提高通路的噪声系数；

多路伪随机噪声生成单元，被配置为用于同时生成5路幅度、中心频率、带宽均可调的伪随机噪声，以减小ADC器件的量化误差；

混叠单元，被配置为用于将伪随机噪声与中频信号叠加到一起，并输出LVDS差分信号；

ADC单元，被配置为用于将混合有伪随机噪声的中频信号进行采样数字化处理，得到高速串行数据；

FPGA单元，被配置为用于对采样数据进行数字信号处理，包括串并转换、下变频、FIR滤波在内的处理，并根据滤波处理结果自适应生成伪随机序列送往多路伪随机噪声生成单元，另外FPGA也负责对低抖动采样时钟生成单元进行配置和控制；

低抖动采样时钟生成单元，被配置为用于同时生成5路低抖动的时钟作为5个ADC的采样时钟，并且时钟频率、相位均可通过FPGA进行动态调整。

2.一种提高矢量网络分析仪接收机信噪比的方法，其特征在于：采用如权利要求1所述的一种提高矢量网络分析仪接收机信噪比的系统，具体包括如下步骤：

步骤1：给5个模拟中频调理单元、5个混叠单元、5个ADC单元、多路伪随机噪声生成单元、低抖动采样时钟生成单元以及FPGA单元加电；

步骤2：FPGA单元初始化，然后对5个ADC单元以及低抖动采样时钟生成单元进行初始化配置；

步骤3：低抖动采样时钟生成单元生成5路频率为Fs的时钟，并分别送往5个ADC作为其采样时钟；具体包括如下步骤：

步骤3.1：低抖动采样时钟生成单元从FPGA单元处接收参考时钟；

步骤3.2：低抖动采样时钟生成单元根据参考时钟和初始化设置信息，生成5路低抖动采样时钟到ADC的时钟输入端；

步骤4：多路伪随机噪声生成单元生成5路中心频率为Fs/2的伪随机噪声，并分别送往5个混叠单元，其中，Fs为采样时钟频率；

步骤5：5个模拟中频调理单元分别接收中频信号，并对其进行包括放大、抗混叠滤波在内的调理；

步骤6：混叠单元将伪随机噪声和中频信号进行叠加和调理，输出LVDS格式的混叠信号；

步骤7：ADC单元在低抖动采样时钟的作用下，对混叠信号进行模数转换，并输出高速串行数据；

步骤8：FPGA接收高速串行数据并对其进行数字信号处理；具体包括如下步骤：

步骤8.1：FPGA单元接收高速串行数据，并对其进行串并转换，得到原始采样数据；

步骤8.2：FPGA单元对原始采样数据进行下变频处理，得到基带信号；

步骤8.3：FPGA单元利用中频信号与伪随机噪声的中心频率的不同，用FIR滤波器对基带信号进行滤波，以便将加入的伪随机噪声滤除，得到真实的中频信号；

步骤8.4：FPGA单元根据得到的中频信号的幅频特性，自适应调整多路伪随机噪声生成单元生成的包括伪随机噪声的频率、幅度、带宽在内的参数。

3.根据权利要求2所述的提高矢量网络分析仪接收机信噪比的方法，其特征在于：在步骤2中，具体包括如下步骤：

步骤2.1：FPGA在上电之后加载程序以实现自身初始化配置；

步骤2.2：FPGA通过SPI总线分别对5个ADC进行初始化配置，配置参数包括ADC输出通道数、采样频率；

步骤2.3：FPGA通过SPI总线对低抖动采样时钟生成单元进行初始化配置，配置参数包括输出时钟频率、时钟相位、时钟电平标准。

4.根据权利要求2所述的提高矢量网络分析仪接收机信噪比的方法，其特征在于：在步骤4中，具体包括如下步骤：

步骤4.1：FPGA单元生成伪随机序列及其同步时钟，并输出到多路伪随机噪声生成单元；

步骤4.2：多路伪随机噪声生成单元对伪随机序列及其同步时钟进行包括数模转换、带通滤波、比例放大在内的处理，生成5路伪随机噪声；

步骤4.3：多路伪随机噪声生成单元将5路伪随机噪声输出至混叠单元。