[发明专利]一种异质结及其制备方法

说明书

本发明实施例公开了一种异质结，包括n型掺杂Si层和CoFe₂O_4‑w层，以及在所述n型掺杂Si层和CoFe₂O_4‑w层之间夹设的SiO_2‑v层；所述CoFe₂O_4‑w层上还引出有第二电极；其中，0.1v0.5，0.1w0.5。本发明实施例提供的异质结中，通过调节氧离子的运动，便可在异质结中同时实现电致电阻效应与磁电阻效应，在电场和磁场的调控下，异质结可处于多重电阻状态，从而进一步增加异质结在多态存储以及模拟神经网络等诸多领域的发展前景。

技术领域

本发明涉及半导体材料与器件技术领域，特别是涉及一种异质结及其制备方法。

背景技术

异质结是指由不同材料构成的多层膜结构，基于异质结中的多种物理学现象，使其在光电信息等领域具有广泛的应用。其中，利用异质结的电致电阻效应和磁电阻效应等物理学现象使得异质结在信息存储领域得到了广泛的应用。

电致电阻效应是指材料的电阻可以通过外电场来调控，实现其在高阻态和低阻态之间反复转变的现象，基于电致电阻效应的阻变存储器(RRAM，Resistive Random AccessMemory)由于其制备简单、操作电压低以及存储密度高等优点而在新型存储领域具有很大的发展空间；磁电阻效应是指材料的电阻可以通过外磁场来调控，实现电阻随磁场的变化而发生变化的现象，基于磁电阻效应的磁传感器、磁头以及磁电阻型的随机存储器等，由于其读写速度快、耗能少以及寿命长等优点而在磁存储等领域得到了广泛的发展。

然而，随着集成化程度的进一步提高和器件尺度的进一步减小，半导体器件已经越来越接近其物理极限，基于电致电阻效应的阻变存储器和基于磁电阻效应的磁传感器等的进一步发展也越来越难。

发明内容

本发明实施例中提供了一种异质结及其制备方法，以解决现有技术中异质结只能实现电致电阻效应或磁电阻效应的一种，在存储领域受到限制的问题。

为了解决上述技术问题，本发明实施例公开了如下技术方案：

一种异质结，包括n型掺杂Si层和CoFe₂O_4-w层，以及在所述n型掺杂Si层和CoFe₂O_4-w层之间夹设的SiO_2-v层；所述CoFe₂O_4-w层上还引出有第二电极；其中，0.1v0.5，0.1w0.5。

可选地，所述CoFe₂O_4-w层在所述n型掺杂Si层所在的平面内的投影位于所述n型掺杂Si层之内。

可选地，所述第二电极为In电极。

可选地，还包括绝缘体，所述绝缘体包覆所述SiO_2-v层和所述CoFe₂O_4-w层的全部外表面以及所述n型掺杂Si层和所述第二电极的部分外表面。

可选地，所述绝缘体为HfO绝缘体，且所述绝缘体的厚度为10-16nm。

可选地，所述CoFe₂O_4-w层的厚度为6-10nm。

可选地，所述SiO_2-v的厚度为2-4nm。

一种异质结的制备方法，包括：

步骤S100：在Si层覆盖设置有第一开口的第一金属掩膜板；