[发明专利]一种低失调高速动态比较器

权利要求书

1.一种低失调高速动态比较器，包括，一级预放大电路、失调校准电路、时钟控制电路、快速锁存电路，其特征在于，

所述一级预放大电路，其接收同相输入信号、反相输入信号、共模信号、同相补偿控制信号、反相补偿控制信号、第一时钟控制信号，输出第一同相输出信号、第一反相输出信号、第一时钟信号、第二时钟信号、第三时钟信号；

所述时钟控制电路，其接收外部时钟信号，输出第一时钟控制信号和第二时钟控制信号；

所述失调校准电路，其接收第二同相输出信号、第二反相输出信号、第二时钟控制信号，输出同相补偿控制信号和反相补偿控制信号；

所述快速锁存电路，其接收第一同相输出信号、第一反相输出信号、第一时钟信号、第二时钟信号、第三时钟信号，输出第二同相输出信号、第二反相输出信号，

所述快速锁存电路，包括，

第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第四反相器、第五反相器、第六反相器，以及第七反相器，其中，

所述第八晶体管、所述第十晶体管、第十一晶体管、第十四晶体管及所述第十五晶体管的漏极，及所述第九晶体管及所述第十二晶体管的栅极，及所述第六反相器相连接，连接到所述快速锁存电路的同相输入端；

所述第八晶体管及所述第十一晶体管的栅极，及所述第九晶体管、所述第十二晶体管、所述第十三晶体管、所述第十六晶体管及所述第十七晶体管的漏极，及所述第四反相器相连接，连接到所述快速锁存电路的反相输入端；

所述第七晶体管的漏极及所述第八晶体管、所述第九晶体管的源极相连接；

所述第七晶体管、所述第十晶体管及所述第十三晶体管的栅极接收第二时钟信号；

所述第七晶体管、所述第十四晶体管、所述第十五晶体管、所述第十六晶体管及所述第十七晶体管的源极接地；

所述第十四晶体管、所述第十七晶体管的栅极接收第一时钟信号；

所述第十五晶体管、所述第十六晶体管的栅极分别接收所述快速锁存电路的同相输出信号和反相输出信号；

所述第十晶体管、所述第十一晶体管、所述第十二晶体管及所述第十三晶体管的源极分别连接电源；

所述第四反相器及所述第五反相器串联连接；

所述第六反相器及所述第七反相器串联连接；

所述第四反相器、所述第五反相器的连接点与所述第十九晶体管的漏极相连接；

所述第六反相器、所述第七反相器的连接点与所述第十八晶体管的漏极相连接；

所述第五反相器、所述第七反相器的输出端分别作为所述快速锁存电路的同相输出端及反相输出端输出第二同相输出信号和第二反相输出信号；

所述第十八晶体管、所述第十九晶体管的栅极分别接收第三时钟信号；

所述第十八晶体管、所述第十九晶体管的源极分别接地。

2.根据权利要求1所述的低失调高速动态比较器，其特征在于，所述的低失调高速动态比较器，包括，第一开关、第二开关、第三开关、第四开关及第五开关，

所述第一开关、所述第三开关接收外部输入的同相输入信号及共模信号；

所述第二开关、所述第四开关接收外部输入的反相输入信号及共模信号；

所述第五开关的两端分别连接所述一级预放大电路的同相输出端及所述反相输入端。

3.根据权利要求1所述的低失调高速动态比较器，其特征在于，所述一级预放大电路的时钟电路，包括，

依次串联连接的第一反相器、第二反相器及第三反相器，其中，

所述第一反相器的输入端，接收所述第一时钟控制信号，输出第三时钟信号给所述第二反相器；所述第二反相器输出第二时钟信号给所述第三反相器，所述第三反相器输出第一时钟信号。