[发明专利]有自测试能力的集成电路装置和对集成电路自测试的方法

权利要求书

1.一种有自测试能力的集成电路装置，所述有自测试能力的集成电路装置包括：

图案生成器；

结果存储器；

可测试逻辑，包括多个扫描通道，所述多个扫描通道中的每个扫描通道分别可操作地耦接在所述图案生成器和所述结果存储器之间；

自测试控制器，被布置为当使用时监督关于所述可测试逻辑的自测试以生成自测试结果数据，所述自测试结果数据被存储在所述结果存储器中；以及

处理器，可操作地耦接至所述自测试控制器并可操作地耦接在所述图案生成器和所述结果存储器之间，所述处理器能够评价存储在所述结果存储器中的所述自测试结果数据；其中，

所述可测试逻辑包括所述处理器，且所述处理器被布置为与所述自测试控制器协作以便自测试还关于所述处理器且所述处理器能够在自测试之后评价所述自测试结果数据。

2.根据权利要求1所述的有自测试能力的集成电路装置，所述有自测试能力的集成电路装置还包括：

测试完成指示符存储器；其中，

所述自测试控制器被布置为基于自测试的完成，修改所述测试完成指示符存储器的内容，从而存储自测试已经完成的指示。

3.根据权利要求1或2所述的有自测试能力的集成电路装置，其中，所述自测试控制器被布置为生成测试完成信号。

4.根据权利要求3所述的有自测试能力的集成电路装置，所述有自测试能力的集成电路装置还包括：

复位电路，被布置为将所述测试完成信号转换成复位信号。

5.根据权利要求4所述的有自测试能力的集成电路装置，其中，所述复位信号是脉冲形状的信号。

6.根据权利要求4所述的有自测试能力的集成电路装置，其中，所述复位电路还包括：

逻辑XNOR门，具有被布置为接收所述测试完成信号的第一输入和被布置为接收所述测试完成信号的时间延迟版本的第二输入，由所述逻辑XNOR门生成的输出信号构成所述复位信号。

7.根据权利要求6所述的有自测试能力的集成电路装置，所述有自测试能力的集成电路装置还包括延迟元件，所述延迟元件被布置为接收测试完成信号并将所述测试完成信号延迟预设的时间段，从而生成所述测试完成信号的时间延迟版本。

8.根据权利要求2所述的有自测试能力的集成电路装置，其中，所述处理器具有正常操作模式和开机后所述处理器暂时进入其中的自测试模式。

9.根据权利要求8所述的有自测试能力的集成电路装置，其中，所述自测试模式包括处理器访问所述测试完成指示符存储器以确定自测试是否已经执行。

10.根据权利要求9所述的有自测试能力的集成电路装置，其中，所述处理器被布置为，响应于所述测试完成指示符存储器包括已经执行自测试的指示，执行自测试结果数据的评价。

11.根据权利要求10所述的有自测试能力的集成电路装置，所述有自测试能力的集成电路装置还包括：

期望结果数据存储器，被布置为存储期望的自测试结果数据；其中，

所述自测试结果数据的评价包括所述处理器访问所述期望结果数据存储器和所述结果存储器，并比较自测试结果数据和期望的自测试结果数据。

12.根据权利要求1所述的有自测试能力的集成电路装置，其中，自测试基本同时地测试所述多个扫描通道与所述处理器。

13.根据权利要求1所述的有自测试能力的集成电路装置，其中，所述可测试逻辑具有与其相关联的上电顺序，所述处理器被布置为基于上电顺序的完成，为所述自测试控制器编程。

14.根据权利要求13所述的有自测试能力的集成电路装置，其中，所述自测试控制器被布置为在编程完成后执行由所述处理器提供的编程。

15.一种对集成电路自测试的方法，所述方法包括：

处理器为自测试控制器编程以执行关于包括多个扫描通道的可测试逻辑和所述处理器的自测试；

通过分别对所述多个扫描通道和所述处理器的输入应用数字数据图案，执行关于多个扫描通道和处理器的自测试；

存储由所述多个扫描通道和所述处理器响应于所述数字数据图案生成的数据；

复位所述可测试逻辑；

所述处理器在复位之后评价生成的数据作为执行自测试的结果。