[发明专利]一种3D NAND制造方法

说明书

提供一种用于3D NAND制造方法，包括以下步骤：在进行多晶硅沟道刻蚀之前；沉积形成阻挡层(320)和填充层(330)；涂覆负光刻胶层；采用负光刻胶WEE(wafer edge exposure)工艺，保留晶圆边缘的负光刻胶；刻蚀去除被负光刻胶暴露的填充层，其中阻挡层和填充层的刻蚀选择比大，使得阻挡层作为刻蚀阻挡层；采用CMP工艺去除残余的填充层(331)，其中阻挡层(320)作为CMP阻挡层；去除阻挡层(320)。优选阻挡层为PECVD沉积的SiN层，填充层为HDP沉积的氧化硅层。通过该工艺可避免3D NAND工艺中晶圆边缘的电弧和剥离缺陷，提高晶圆成品率。

技术领域

本发明涉及一种3D NAND制造方法，具体涉及一种避免晶圆边缘放电和剥离问题的新型工艺。

背景技术

3D NAND闪存作为一种堆叠数据单元的技术提高了存储容量，降低了每一数据位的存储成本，已成为主流的存储技术，其中垂直堆叠的3D NAND闪存是常见的器件堆叠方式。

传统的3D NAND闪存芯包括衬底100包括中心区域(AA)和外围区域(PA),其制造方法包括：在外围区域形成外围栅极结构；在中心区域形成ON堆叠层，通过光刻/刻蚀形成台阶结构110，该光刻刻蚀可采用trim/Etch方法；在衬底100上进行高密度等离子体淀积(HDPdeposition)层120和TEOS沉积层130；形成氮化物截止层140和高密度等离子体沉积层150；存储区平坦化(CorePlanarization简称CPL)和化学机械研磨(CMP)；在进行多晶硅沟道刻蚀前所获得的芯片结构如图1所示；随后刻蚀形成沟道通孔并进一步完成栅极以及金属互连，最终完成3D NAND闪存芯片。

然而，现有3D NAND工艺中，在形成台阶结构和进行中心平坦化的过程中，晶圆最外侧边缘(extreme edge)叠层情况复杂且存在凹陷区域。粗糙表面和情况复杂的叠层存在。在随后的多晶硅沟道孔(Channel hole)形成会经过刻蚀和高温退火制程。沟道孔深宽比很高，在刻蚀之前需要沉积刻蚀的阻挡层Kodiak，Kodiak层沉积时会存在电弧放电问题。在高温退火的过程中会出现边缘薄膜剥离的问题。如图1的DF即表示制造过程中出现的电弧和剥离问题。图2a示出了晶圆右上侧边缘的放电问题，图2b示出了晶圆右上侧边缘的剥离问题。电弧放电的问题直接会造成晶圆的报废导致产量降低，边缘的剥离问题，也将导致器件的可靠性和频率降低。

发明内容

为了解决上述问题，本发明提出一种制造3D NAND的新型工艺，通过该工艺可避免3D NAND工艺中晶圆边缘的电弧和剥离缺陷，提高晶圆成品率。同时该方法可平衡晶圆弯曲性能(bow performance)。

本发明的目的是通过以下技术方案实现的。

提供一种用于3D NAND制造方法，包括以下步骤：

提供衬底结构，衬底结构包括衬底、形成于衬底上的台阶结构以及覆盖台阶结构的平坦化层；

在衬底结构上刻蚀形成沟槽；

沉积形成阻挡层和填充层；

涂覆负光刻胶层；

采用负光刻胶WEE工艺，保留晶圆边缘的负光刻胶；

刻蚀去除被负光刻胶暴露的填充层，其中阻挡层和填充层的刻蚀选择比大，使得阻挡层作为刻蚀阻挡层；

采用CMP工艺去除残余的填充层；

去除阻挡层。

优选的，阻挡层通过PECVD方式沉积，填充层为高密度等离子体(HDP)沉积形成。

优选的，阻挡层为SiN材料，填充层为氧化硅材料。

其中阻挡层不但作为刻蚀阻挡层，还作为CMP去除残余填充层的CMP停止层。