[发明专利]静电放电保护电路、集成电路芯片及电子设备

说明书

技术领域

本发明涉及静电放电保护技术领域，具体涉及一种静电放电保护电路、集成电路芯片及电子设备。

背景技术

在IC(英文全称：Integrated Circuit，中文名称：集成电路)芯片的生产、封装、测试、运输等过程中，都会出现不同程度的静电放电事件。静电放电(英文全称：Electronic Static Discharge，英文简称：ESD)是指在一个集成电路浮接的情况下，大量的电荷从外向内灌入集成电路的瞬间过程。在集成电路放电时会产生数百甚至数千伏的等效高压，这会击穿集成电路中输入级的栅氧化层。随着超大规模集成电路工艺技术的不断提高，MOS(英文全称：Metal Oxide Semiconductor，中文名称：金属氧化物半导体)器件的尺寸不断缩小，栅氧化层厚度越来越薄，其栅极的耐压能力显著下降，集成电路失效的产品中有35％是由于静电放电的问题所引起的，因此金属氧化物半导体集成电路的静电放电保护电路的设计越来越受到重视。

如图1所示，其示出了现有技术提供的一种典型的静电放电保护电路10，静电放电保护电路10由电容101、电阻102、多级反相器103(包括反相器1031、反相器1032)和NMOS管104组成，在静电放电时，由电容101和电阻102组成的RC触发电路会产生触发信号输入到反相器1031，反相器1031产生更大的驱动信号来驱动下一级反相器，通过多级反相器来逐级增强驱动信号的强度，直到最后一级反相器1032可以产生足够驱动NMOS管104的驱动信号，最后所述NMOS管104在所述驱动信号的驱动下导通释放静电。

现有技术提供的上述静电放电保护电路存在以下缺陷：

在ESD放电时，泄放器件NMOS管104的栅极电位会被充电至较高的电位，通常是接近电源电位，在实际产品测试中发现，虽然较高的栅极电位虽然可以更好的触发沟道和衬底开启放电，但容易导致栅极局部热功率过高，造成泄放器件提前失效，因此，上述静电放电保护电路的ESD保护水平很低，远低于预期的ESD保护能力。

发明内容

针对现有技术中的缺陷，本发明提供一种静电放电保护电路、集成电路芯片及电子设备，以降低泄放器件的栅极电位，避免栅极局部热功率过高而导致的ESD保护能力失效的问题，从而提高ESD保护水平。

第一方面，本发明提供的一种静电放电保护电路，包括：并联于电源接脚与接地接脚之间并顺序耦合的瞬态电路、分压电路和栅极驱动泄放器件；其中，

当瞬态电路检测到静电时，触发分压电路向所述栅极驱动泄放器件的栅极发送电压值小于电源电压值的驱动信号，所述栅极驱动泄放器件在所述驱动信号的驱动下释放静电。

在本发明的一个实施方式中，所述瞬态电路包括：电容、第一电阻和反相器组；其中，

所述电容与第一电阻串联在所述电源接脚与接地接脚之间；

所述电容与所述第一电阻的连接端共同连接于所述反相器组的输入端；

所述反相器组的输出端与所述分压电路连接，并在检测到静电时向所述分压电路发送触发信号。

在本发明的另一个实施方式中，所述栅极驱动泄放器件包括MOS管；

所述MOS管的漏极与所述电源接脚连接，所述MOS管的源极与所述接地接脚连接，所述MOS管的栅极与所述分压电路连接。

在本发明的又一个实施方式中，所述MOS管包括第一NMOS管；

所述分压电路包括第一PMOS管和第二电阻；其中，

所述第一PMOS管的栅极与所述反相器组的输出端连接，所述第一PMOS管的漏极与所述电源接脚连接，所述第一PMOS管的源极与所述第二电阻的第一端共同连接于所述第一NMOS管的栅极；

所述第二电阻的第二端与所述接地接脚连接。

在本发明的又一个实施方式中，所述电容与所述电源接脚连接，所述第一电阻与所述接地接脚连接；

所述反相器组包括串联连接的奇数个反相器。

在本发明的又一个实施方式中，所述第一电阻与所述电源接脚连接，所述电容与所述接地接脚连接；

所述反相器组包括串联连接的偶数个反相器。

在本发明的又一个实施方式中，所述MOS管包括第二PMOS管；

所述分压电路包括第二NMOS管和第三电阻；其中，

所述第二NMOS管的栅极与所述反相器组的输出端连接，所述第二NMOS管的漏极与所述第三电阻的第一端共同连接于所述第二PMOS管的栅极，所述第二NMOS管的源极与所述接地接脚连接；