[发明专利]闪存的工艺集成结构和方法

说明书

本发明公开了一种闪存的工艺集成结构，闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构；在闪存单元阵列中的有源区和多晶硅浮栅的俯视面尺寸相同且自对准。在各多晶硅控制栅两侧的有源区中分别形成有对应源区和漏区，漏区的顶部通过接触孔连接对应列的位线上；在多晶硅栅行的表面依次形成有第三氧化硅层和第四氮化硅层。本发明还公开了一种闪存的工艺集成方法。本发明器件在多晶硅控制栅表面覆盖第四氮化硅层能减少漏区接触孔和多晶硅控制栅之间的漏电从而有利于器件尺寸缩小，同时能消除氮化硅在多晶硅控制栅的表面引入的应力缺陷以及消除逻辑区的多晶硅栅表面缺陷。

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种闪存的工艺集成结构；本发明还涉及一种闪存的工艺集成方法。

背景技术

闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前闪存单元主要是在65纳米技术节点进行，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。同时新的技术节点的日益成熟，也促使闪存单元用高节点的技术进行生产。意味着需要将闪存单元的尺寸进行缩减，按照原有结构进行的闪存单元的有源区宽度和沟道的长度的缩减，会影响闪存单元之间的互扰，同时由于尺寸的缩减，原有结构已经不能满足要求。现在发展的45纳米闪存单元使用自对准的有源区，将浮栅极和有源区做成同样的尺寸，从而可以实现降低的闪存单元之间的互扰，从而为进一步缩减提供了可能性。在闪存单元本身缩减的同时，接触孔(CT)到控制栅极的距离缩减带来漏电的问题，现在的技术是通过对于控制栅极用氮化硅进行包围的方法来进行改善的。

通过在多晶硅栅极上形成氮化硅，后续在需要连接的区域，用单独的一张掩模版将氮化硅打开，在多晶硅表面形成难熔硅化物层，用接触孔接出，从而实现被保护的多晶硅和连接的需要。

现在使用的氮化硅直接覆盖在多晶硅栅极的结构，可以实现闪存单元区域较好的保护机制，但是氮化硅的应力较大，直接与多晶硅接触，经过后续工艺过程，可能会引起氮化硅与多晶硅的分离。

同时对于逻辑区，在氮化硅去除时，对于多晶硅表面可能造成损伤。

发明内容

本发明要解决的技术问题是提供一种闪存的工艺集成结构，能在存储区中采用和多晶硅浮栅自对准的有源区从而能减少闪存单元之间的互扰以有利于器件缩小，同时能在器件缩小的情形下实现减少器件的多晶硅控制栅和漏区的接触孔之间的漏电并能保证在多晶硅控制栅的表面形成良好的能够消除应力的覆盖结构以及能避免在逻辑区的多晶硅栅表面形成损坏。为此，本发明还提供一种闪存的工艺集成方法。

为解决上述技术问题，本发明的闪存的工艺集成结构中的闪存包括集成在同一芯片上的逻辑区和存储区。

所述存储区包括由多个闪存单元排列形成的闪存单元阵列。

各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构。

在所述闪存单元阵列中，在所述芯片的半导体衬底表面形成有由场氧隔离出的有源区，所述有源区的俯视面尺寸和所述多晶硅浮栅的俯视面尺寸相同且所述有源区自对准形成于所述多晶硅浮栅的底部，同一列的所述闪存单元都位于同一所述有源区上，同一列的所述多晶硅浮栅的多晶硅组成多晶硅列；同一行的各所述闪存单元的所述多晶硅控制栅的多晶硅都连接在一起组成多晶硅栅行。

所述多晶硅栅行和所述多晶硅列相叠加的区域组成各所述闪存单元的栅极结构。

在各所述栅极结构的所述多晶硅控制栅两侧的所述有源区中分别形成有对应的闪存单元的源区和漏区，各所述闪存单元的漏区的顶部通过接触孔连接对应列的位线上。