[发明专利]一种集成电路的扫描测试的时序约束方法及装置

说明书

本发明提供了一种集成电路的扫描测试的时序约束方法及装置，通过重新定义寄存器所在的时钟域，将时钟域进行分组，并针对性的对不同时钟域组加载与时钟域组对应的测试向量，排除掉在功能模式下为异步关系的时钟域，减少了不需要进行同步检查的功能路径，降低了时序约束的难度。所述方法包括：根据集成电路中时钟控制电路模块输出的时钟信号，确定与时钟控制电路模块OCC相连的寄存器的输入的时钟信号；判断上述两个寄存器所在的时钟域是否为同一时钟域；若集成电路中包括多个所述时钟域，则将多个时钟域划分成至少两组；根据时钟域的分组信息，利用测试工具，生成并加载用于测试集成电路是否存在故障的测试向量。

技术领域

本发明涉及芯片测试技术领域，尤其涉及一种集成电路的扫描测试的时序约束方法及装置。

背景技术

随着半导体技术的发展，芯片的集成度也在不断的提高。通常，在芯片的制造过程中，为了提高芯片的可测试性，集成电路中除包括多个功能性模块，还包括用于扫描测试功能性模块是否能正常运行的扫描测试电路，即扫描链SCAN结构。为对基于扫描设计的集成电路进行时序约束，一般情况下将扫描链SCAN结构从功能模式转变为移位提取(shiftcapture)模式、固定故障扫描(DC scan capture)模式以及转换故障扫描(AC scancapture)模式。

其中，在转变为DC scan capture模式后，集成电路中所有的时钟控制电路模块OCC的输出信号均将转为扫描时钟信号，并将该扫描时钟信号输出到与时钟控制电路模块OCC相连的寄存器中，此时，所有的寄存器的输入的时钟信号都将变为相同信号，即将在功能模式下处于不同时钟域的寄存器转换到同一时钟域中，再对切换后的时钟域进行同步处理来分析时序。然而，上述做法有可能会使得，不需要进行同步检查的功能路径也将按照同步时序重新计算时序，也就增加了时序约束和时序收敛的设计和人力成本。

综上所述，目前业界的做法将部分不需要进行同步检查的功能路径也按照同步时序重新计算，增加了后续的时序约束和时序收敛的设计和人力成本。

发明内容

本发明实施例提供了一种集成电路的扫描测试的时序约束方法及装置，用以排除掉不需要进行同步检查的功能路径，降低时序约束和时序收敛的难度。

本发明实施例提供的一种集成电路的扫描测试的时序约束方法，所述集成电路中包括多个时钟控制电路模块OCC和多个寄存器，其中，每一所述寄存器均与一所述时钟控制电路模块OCC对应相连，该方法包括：

根据所述时钟控制电路模块OCC输出的时钟信号，确定与所述时钟控制电路模块OCC相连的寄存器的输入的时钟信号；若任两个所述寄存器的输入的时钟信号相同，则确定所述两个寄存器所在的时钟域为同一时钟域，否则，确定所述两个寄存器所在的时钟域不是同一时钟域；

若所述集成电路中包括多个所述时钟域，则将多个所述时钟域划分成至少两组；

根据所述时钟域的分组信息，利用测试工具，生成并加载用于测试所述集成电路是否存在故障的测试向量。

该方法通过重新定义时钟域的节点，并对重新定义的时钟域进行分组，并根据分组情况生成并加载测试向量，也就注定减少了部分功能路径的测试，从而避免了对集成电路中所有功能路径的覆盖，降低时序约束和时序收敛的难度。

较佳地，将多个所述时钟域划分成至少两组，包括：

若任两个所述时钟域之间存在信号交互，且所述时钟域之间为异步关系，则确定所述时钟域不可兼容；否则，确定所述时钟域可兼容；

根据所述时钟域的兼容性进行分组，且每组中的时钟域可兼容。

较佳地，判断所述时钟域之间是否存在信号交互，包括：