[发明专利]一种集成电路的扫描测试的时序约束方法及装置

权利要求书

1.一种集成电路的扫描测试的时序约束方法，所述集成电路中包括多个时钟控制电路模块OCC和多个寄存器，其中，每一所述寄存器均与一所述时钟控制电路模块OCC对应相连，其特征在于，该方法包括：

根据所述时钟控制电路模块OCC输出的时钟信号，确定与所述时钟控制电路模块OCC相连的寄存器的输入的时钟信号；若任两个所述寄存器的输入的时钟信号相同，则确定两个所述寄存器所在的时钟域为同一时钟域，否则，确定两个所述寄存器所在的时钟域不是同一时钟域；

若所述集成电路中包括多个所述时钟域，则将多个所述时钟域划分成至少两组；

根据所述时钟域的分组信息，利用测试工具，生成并加载用于测试所述集成电路是否存在故障的测试向量；

其中，将多个所述时钟域划分成至少两组，包括：

若任两个所述时钟域之间存在信号交互，且所述时钟域之间为异步关系，则确定所述时钟域不可兼容；否则，确定所述时钟域可兼容；

根据所述时钟域的兼容性进行分组，且每组中的时钟域可兼容。

2.根据权利要求1所述的方法，其特征在于，判断所述时钟域之间是否存在信号交互，包括：

若第一时钟域的逻辑单元的输出端口与第二时钟域的逻辑单元的数据端口相连，则确定所述第一时钟域与所述第二时钟域之间存在信号交互；否则，不存在信号交互；其中，所述第一时钟域为所述集成电路中任一时钟域，所述第二时钟域为所述集成电路中除所述第一时钟域之外的另一时钟域。

3.根据权利要求1所述的方法，其特征在于，所述时钟控制电路模块OCC输出的时钟信号为，功能模式下所述时钟控制电路模块OCC输出的时钟信号。

4.根据权利要求1所述的方法，其特征在于，根据所述时钟域的分组信息，利用测试工具，生成并加载用于测试所述集成电路是否存在故障的测试向量，包括：

根据所述时钟域的分组信息，利用电子设计自动化EDA工具，为每一划分的时钟域组对应生成用于测试所述集成电路是否存在故障的测试向量，并向所述时钟域组内的时钟域加载所述测试向量。

5.一种集成电路的扫描测试的时序约束装置，其中，所述集成电路中包括多个时钟控制电路模块OCC和多个寄存器，其中，每一所述寄存器均与一所述时钟控制电路模块OCC对应相连，其特征在于，该装置包括：

定义模块，用于根据所述时钟控制电路模块OCC输出的时钟信号，确定与所述时钟控制电路模块OCC相连的寄存器的输入的时钟信号；若任两个所述寄存器的输入的时钟信号相同，则确定两个所述寄存器所在的时钟域为同一时钟域，否则，确定两个所述寄存器所在的时钟域不是同一时钟域；

分组模块，用于若所述集成电路中包括多个所述时钟域，则将多个所述时钟域划分成至少两组；

加载模块，用于根据所述时钟域的分组信息，利用测试工具，生成并加载用于测试所述集成电路是否存在故障的测试向量；

其中，所述分组模块具体用于：

若任两个所述时钟域之间存在信号交互，且所述时钟域之间为异步关系，则确定所述时钟域不可兼容；否则，确定所述时钟域可兼容；

根据所述时钟域的兼容性进行分组，且每组中的时钟域可兼容。

6.根据权利要求5所述的装置，其特征在于，判断所述时钟域之间是否存在信号交互，所述分组模块具体用于：

若第一时钟域的逻辑单元的输出端口与第二时钟域的逻辑单元的数据端口相连，则确定所述第一时钟域与所述第二时钟域之间存在信号交互；否则，不存在信号交互；其中，所述第一时钟域为所述集成电路中任一时钟域，所述第二时钟域为所述集成电路中除所述第一时钟域之外的另一时钟域。

7.根据权利要求6所述的装置，其特征在于，所述时钟控制电路模块OCC输出的时钟信号为，功能模式下所述时钟控制电路模块OCC输出的时钟信号。

8.根据权利要求5所述的装置，其特征在于，所述加载模块具体用于：

根据所述时钟域的分组信息，利用电子设计自动化EDA工具，为每一划分的时钟域组对应生成用于测试所述集成电路是否存在故障的测试向量，并向所述时钟域组内的时钟域加载所述测试向量。