[发明专利]一种三模冗余电路的版图设计方法

说明书

技术领域

本发明涉及电路设计领域，特别是涉及一种三模冗余电路的版图设计方法。

背景技术

随着科技的迅猛发展，人类对外太空的探索和研究活动也越来越频繁。空间高辐射的恶劣环境对航天器件的可靠性要求很高。辐射的存在分为三种失效模式：总剂量效应、单粒子效应、剂量率效应。根据美国统计数据表明，在辐射引起的所有故障中，单粒子效应是整个空间航天在可靠性方面的最主要的问题。空间环境中的高能粒子所引发的单粒子效应会使星载计算机系统瘫痪崩溃失效，且这种失效是不可恢复的，严重影响星载电子系统的可靠性。我国航空军事近些年发展迅速，对集成电路的性能、可靠性和抗辐射等指标均提出更为严格的要求。九十年代后期至今，随着半导体工艺特征尺寸的缩小，系统上芯片的集成度越来越高，而芯片的工作电压却越来越小，导致发生单粒子翻转所需要的临界电荷越来越少。也就是说，随着工艺技术的进步，数字器件中时序电路的单粒子翻转以及组合电路中的单粒子瞬变问题越来越严重。

单粒子效应严重影响集成电路的可靠性，针对单粒子方面的研究工作近些年在积极展开。三模冗余电路结构旨在从电路结构层面对电路进行加固设计。如图1所示为最简单的三模冗余电路1的结构，电路的组合逻辑电路(图中未显示)和时序逻辑电路被复制成三份，分别为第一时序电路11、第二时序电路12及第三时序电路13，最后在三个时序逻辑电路的后面增加一个多数表决电路14，所述多数表决电路14的判断标准为三取二。这样，即使所述三模冗余电路1中有一路发生故障，所述三模冗余电路1依然可以正常工作。通过冗余路径和表决电路组成的这种三模冗余电路结构，可以使单粒子的故障尽可能地在信号传输的路径上消除。这种电路结构对提高集成电路的可靠性和抗辐射能力有很大的作用。

三模冗余的电路结构因为其在抗单粒子翻转方面的独特的优势被应用在大规模抗辐射数字电路的关键电路上，旨在对电路的敏感节点进行加固，减少单粒子翻转的可能，提高电路功能的可靠性。但是，这种电路结构在大规模的数字版图上如何实现却直接影响着最终芯片的抗单粒子翻转的效果。

数字电路的后端实现一般有两种方案，扁平流程(Flat flow)或层次化流程(Hierarchy flow)。

在扁平流程中，顶层模块和其他所有底层模块放在一起优化，所有的时序约束条件和电路工作环境也都是针对顶层模块进行设置，这种方案能够自动将模块之间的连接和依赖关系都考虑进去，从而得到一个时序上，单元的相对位置上，以及芯片面积上优化后的综合结果。这种方法比较简单，对于一个规模在四百万门以下的电路是一个比较好的选择。但随着工艺的发展，芯片的集成度越来越高，一颗芯片的规模甚至达到了千万门级。对于规模非常大的电路来说，这种扁平流程显然不太适合，因为在设计优化的过程中，所有的模块信息必须同时保存在存储区，运行时间也会比较长，对服务器的存储能力要求非常高，在后端设计的过程中甚至会因为内存不足的原因使得后端工作不能顺畅开展。

层次化流程相比于扁平流程来说工序更为繁琐。层次化流程是对规模很大的芯片采取的一种分而治之的解决方案。在层次化流程中，设计者需要从底层模块开始一步一步往上进行综合优化布局布线。因此必须对所有的底层子模块施加时序约束条件且需要对每一个模块进行单独优化和布局布线，这个过程会一直延续到顶层模块。在每一个子模块的设计完成之后，直接将该模块集成到它的上一级和上一级的其他模块一起优化并且进行布局布线，经过不断迭代后，最终到顶层使用扁平化设计流程完成最终的芯片设计。使用这种流程进行设计的优点是当工作站的处理能力不足时，可以分别进行子模块的优化，而不需要将所有的模块都放到存储区中，这种做法的缺点是只能在子模块内部进行优化，无法考虑到模块周围的环境而将子模块和其他模块一起优化。而且和扁平流程相比，这种分层的流程会有更多附加的工作要做，工程师的工作负荷会相应增大。