[发明专利]分段式除法器、分段式除法运算方法、以及电子设备

说明书

本公开提供一种分段式除法器、分段式除法运算方法、电子设备，涉及数字信号处理技术领域。该除法器包括：第一移位寄存模块，逐位接收被除数数据；第二移位寄存模块，接收并存储除数数据；计算模块，根据级联顺序对第一寄存器和第二寄存器中的数据进行比较以进行预设操作并产生运算结果；第三移位寄存模块，逐位接收并寄存运算结果；移位控制模块，在每次产生运算结果之后控制第一移位寄存模块和第三移位寄存模块移位；计数模块，在每次移位之后对移位次数进行累加，并根据累加结果发送输出信号以结束运算或发送计算信号以继续运算；输出模块，在接收到输出信号时输出目标结果。本公开可实现大位宽操作数的除法运算，还能明显提升最高工作频率。

技术领域

本公开涉及数字信号处理技术领域，尤其涉及一种分段式除法器、分段式除法运算方法、以及电子设备。

背景技术

除法器是算术运算电路中最常用的电路之一，相比于减法运算和乘法运算，除法运算的实现难度更大。

发明内容

本公开的目的在于提供一种分段式除法器、分段式除法运算方法、以及电子设备，进而至少在一定程度上克服由于相关技术的限制和缺陷而导致的一个或者多个问题。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

对于除法运算而言，操作数的位宽将会直接影响到除法器电路系统所支持的最高频率。发明人发现，在操作数的位宽较小例如小于64bit的情况下，操作数位宽的增大对除法器电路所支持的最高频率的影响较小，基本上不会对除法器电路系统的频率造成明显的影响；但在操作数的位宽较大例如大于64bit甚至超过120bit的情况下，操作数位宽的增大将会严重影响到除法器电路系统所支持的最高频率。例如，基于Altera Cyclone IV FPGA(Field-Programmable Gate Array，现场可编程门阵列)芯片，对于延迟较小的基于移位、比较、减法运算算法的除法器而言，32bit的位宽所支持频率可达160MHz，而基于相同算法、相同结构的除法器电路，当其操作数的位宽增加至120bit时，其所支持的频率则会降低至80MHz以下。

根据本公开的一个方面，提供一种分段式除法器，包括：

第一移位寄存模块，包括多个级联的第一寄存器，所述第一移位寄存模块用于逐位接收被除数数据；

第二移位寄存模块，包括多个级联的第二寄存器，所述第二移位寄存模块用于接收并存储除数数据；

计算模块，包括多个级联的计算单元，所述计算单元用于根据级联顺序对所述第一寄存器中的寄存数据和所述第二寄存器中的寄存数据进行比较，以根据比较结果进行预设操作并产生运算结果；

第三移位寄存模块，包括多个级联的第三寄存器，所述第三移位寄存模块用于逐位接收并寄存所述运算结果；

移位控制模块，用于在每次产生所述运算结果之后控制所述第一移位寄存模块和所述第三移位寄存模块进行移位操作；

计数模块，用于在每次移位操作之后对所述移位操作的次数进行累加，并在累加结果等于目标位数时发送一输出信号至输出模块以结束运算，而在所述累加结果不等于所述目标位数时发送一计算信号至所述计算模块以继续运算；

所述输出模块，用于在接收到所述输出信号时输出目标结果；其中，所述目标结果包括商数，所述商数为接收到所述输出信号时所述第三移位寄存模块中寄存的数据。

本公开的一种示例性实施例中，所述目标位数等于被除数数据的位数时，所述目标结果还包括余数，所述余数为接收到所述输出信号时所述第一移位寄存模块中寄存的数据。

本公开的一种示例性实施例中，所述第一寄存器、所述第二寄存器、以及所述计算单元的数量相同，且所述第一寄存器和所述第二寄存器的位宽相同。