[发明专利]一种高速高精度比较器电路设计

权利要求书

1.一种高速高精度比较器电路，其特征在于：所述高速高精度比较器电路采用全差分结构，其包括第一级可再生放大电路和第二级正反馈锁存级；

所述第一级可再生放大电路包括由时钟信号控制的尾电流源、预放大输入对管和可再生放大电路，其在采样阶段放大输入信号、其在复位环节停止对输入信号的比较；

所述第二级正反馈锁存级包括了两个反相器、复位电路和正反馈锁存级，两个所述反相器隔绝了第一级可再生放大电路和第二级正反馈锁存级，在采样环节第一级可再生放大电路的输出结果直接进入第二级正反馈锁存级进行输出，在锁存环节第二级正反馈锁存级直接对输出进行置位，所述高速高精度比较器只采用一相时钟信号完成复位和锁存；所述第一级可再生放大电路包括差分输入管M1和M2、尾电流管Mtail、可再生晶体管M3和M4、复位管M5和M6，其中M1、M2和Mtail为NMOS管，M3、 M4、 M5和M6为PMOS管；

M1的栅极接差分输入信号VIN；M1的漏极接M5的漏极；M1的源极接M2的源极，其连接点和尾电流管Mtail的漏极相连；M2的栅极接差分输入信号VIP；M2的漏极接M6的漏极；Mtail的源极接地；Mtail的栅极接时钟信号CLK；M3的栅极接M4的漏极，作为本级的输出N；M3的源极接Vdd；M3的漏极接M5的漏极；M4的栅极M3的漏极，作为本级的输出P；M4的漏极接M6的漏极；M5的栅极接时钟信号CLK；M5的源极接Vdd；M5的漏极接M3的漏极；M6的栅极接时钟信号CLK；M6的源极接Vdd；M6的漏极接M4的漏极；所述第二级正反馈锁存级包括M7、M8、M9、M10、M11、M12、M13、M14、M15、M16、M17、M18、M19和M20，其中M9、M10、M13、M14、M17、M18、M19和M20为PMOS管，M7、M8、M11、M12、M15和M16为NMOS管；

M9和M11的栅极相接，连接本级的输入信号P；M9的源极接Vdd；M9漏极和M11的漏极相连；M11的源极接地；M13的栅极和M15的栅极相连，连接点与M9的漏极相连；M13的源极接Vdd；M13的漏极接M15的漏极；M15的源极接地；M15的漏极接M7的源极；M17的栅极接M9的漏极；M17的源极接Vdd；M17的漏极接M7的漏极；M19的源极接Vdd；M19的漏极接M7的漏极；M19的栅极接M7的栅极,连接点与M20的漏极相连作为输出OUTp；M10和M12的栅极相接，连接本级的输入信号N；M10的源极接Vdd；M10漏极和M12的漏极相连；M12的源极接地；M14的栅极和M16的栅极相连，连接点与M10的漏极相连；M14的源极接Vdd；M14的漏极接M16的漏极；M16的源极接地；M16的漏极接M8的源极；M18的栅极接M10的漏极；M18的源极接Vdd；M18的漏极接M8的漏极；M20的源极接Vdd；M20的漏极接M8的漏极；M20的栅极接M8的栅极，连接点与M19的漏极相连作为输出OUTn。