[发明专利]一种NAND串结构及其制备方法

说明书

本发明公开了一种NAND串结构，包括垂直贯穿等级层堆栈的通道孔，形成在通道孔内的介质层，形成在介质层内的半导体通道层，形成在半导体通道层内的隔离层，以及形成在通道孔的第一端的塞入层；塞入层覆盖介质层、半导体通道层和隔离层，塞入层的宽度或直径大于与其接触的半导体通道层外壁的宽度或直径。本发明通过增大NAND串顶部塞入层的关键尺寸，降低了NAND串顶部的电阻，以及NAND串顶部与其他结构形成接触时的接触电阻，并增大了NAND串顶部与其他结构形成接触时的对准余度。

技术领域

本发明涉及一种NAND串结构及其制备方法，属于3D NAND存储器制造技术领域。

背景技术

随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。3D NAND是业界所研发的一种新兴的闪存类型，通过垂直堆叠多层数据存储单元来解决2D或者平面NAND闪存带来的限制，其具备卓越的精度，支持在更小的空间内容纳更高的存储容量，可打造出存储容量比同类NAND技术高达数倍的存储设备，进而有效降低成本和能耗，能全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

目前的NAND存储器制造工艺中，NAND串与其他结构形成接触时的接触面积较小，导致接触电阻较大，且不易于对准。因此，如何降低NAND串与其他结构形成接触时的接触电阻，并增大NAND串与其他结构形成接触时的对准余度，是目前亟待解决的问题。

发明内容

本发明提供了一种NAND串结构及其制备方法，旨在通过增大NAND串顶部塞入层的关键尺寸，降低NAND串顶部的电阻，以及NAND串顶部与其他结构形成接触时的接触电阻，并增大NAND串顶部与其他结构形成接触时的对准余度。

按照本发明的一个方面，提供了一种NAND串结构，包括垂直贯穿等级层堆栈的通道孔，形成在通道孔内的介质层，形成在介质层内的半导体通道层，形成在半导体通道层内的隔离层，以及形成在通道孔的第一端的塞入层；所述塞入层覆盖所述介质层、半导体通道层和隔离层，所述塞入层的宽度或直径大于与其接触的半导体通道层外壁的宽度或直径。

优选地，所述塞入层由导电材料构成，用于使所述NAND串结构与第一结构形成良好的电性接触。

优选地，所述第一结构为其他的NAND串结构，或者所述第一结构为导电触点。

优选地，在所述通道孔的第二端，所述半导体通道层穿过所述介质层，用于与第二结构接触。

优选地，所述第二结构为硅外延层，或者所述第二结构为其他的NAND串结构，或者所述第二结构为导电触点。

优选地，所述等级层堆栈包括多个导体/绝缘体层对。

优选地，所述塞入层与所述介质层、半导体通道层和隔离层的接触界面均高于所述等级层堆栈中的最上层导体层的上表面。

按照本发明的另一个方面，提供了一种NAND存储器，其包括上述NAND串结构。

优选地，所述NAND存储器还包括与所述NAND串结构的塞入层接触的第一结构，所述第一结构为其他的NAND串结构，或者所述第一结构为导电触点。

优选地，所述NAND存储器还包括与所述NAND串结构的半导体通道层接触的第二结构，所述第二结构为硅外延层，或者所述第二结构为其他的NAND串结构，或者所述第二结构为导电触点。

按照本发明的又一个方面，提供了一种NAND串的制备方法，包括如下步骤：

形成垂直贯穿等级层堆栈的通道孔；

在通道孔内形成介质层、半导体通道层和隔离层；