[发明专利]一种ESD保护电路及其制造方法

说明书

技术领域

本发明涉及一种集成电路，特别提供一种ESD保护电路及其制造方法。

背景技术

在生活中由两个物体相互摩擦或者感应出的静电无处不在，当物体带有静电而靠近或接触不带电导体时会对后者产生静电放电（ESD）。通常集成电路（IC）对这种静电放电是非常敏感的，静电放电容易损坏集成电路（IC）内部电路，引起其功能失效，造成人力财力的不必要损失。

对于BiCMOS和BCD工艺而言，使用传统NPN作为ESD器件，ESD效率高，但是触发电压往往高于电路工作电压，因而在ESD应力下无法正常触发，引起IC内部电路失效。

GCNMOS（Gate-Coupled NMOS）通过RC耦合增加栅极电压，与GGNMOS（Gate-Grounded NMOS）相比其具有更低的触发电压Vt1，且在ESD瞬态电流下具有更快的响应时间，因此其对低电压的受保护器件更有效。另外，GCNMOS为导通型ESD器件，在ESD电流下沟道率先开启而代替MOS结构漏-衬结击穿而产生导通电流，这样在多指（Multi-finger）结构下可以让多个finger同时开启进入导通状态，每个finger都来承受ESD电流，形成较大的电流释放路径来泄放ESD电流。

同极NPN 达林顿复合晶体（Darlington）管由两个三极管的前极NPN发射极和后极NPN基极相互连接而成，其电流放大倍数是两个三极管的电流放电倍数之乘积，因此其用于ESD保护器件时具有很高的放电能力，但其基极无额外触发结构时触发电压过高，无法成为有效的ESD保护器件。

发明内容

为了解决上述问题，本发明的目的是提供一种通过GCNMOS来触发达林顿复合晶体管的ESD保护电路及其制造方法。

为达到上述目的，本发明的技术方案如下：一种ESD保护电路及其制造方法包括GCNMOS结构、达林顿复合晶体管和电阻R1、R2；所述GCNMOS结构包括NMOS管、电容C和电阻Rp；所述达林顿复合晶体管由两个三极管NPN1和NPN2并联构成；所述NMOS管的栅极分别通过所述电容C和所述电阻Rp连接到PAD端和GND，所述NMOS管的源极连接所述NPN1的基极，所述NPN1的发射极和所述NPN2的基极相连，所述NPN1和NPN2的基极分别通过所述电阻R1、R2连接到GND，所述NPN1和NPN2的集电极和所述NMOS管的漏极连接到PAD，所述NPN2的发射极连接到GND。

进一步，所述电容C为多晶硅电容。

进一步，所述电阻R1、R2和Rp为多晶硅电阻。

进一步，所述制造方法包括步骤：

第一步，制备第一类型重掺杂衬底（10）；

第二步，在第一类型重掺杂衬底（10）正面离子注入第二类型杂质锑，形成第二类型掺杂埋层Ⅰ（201）和第二类型掺杂埋层Ⅱ（202）；

第三步，在所述的第一类型重掺杂衬底（10）正面生长第一类型轻掺杂外延层（30）；

第四步，在第一类型轻掺杂外延层（30）正面注入第二类型杂质磷，热推进形成第二类型阱区Ⅰ（401）和第二类型阱区Ⅱ（402）, 构成NMOS隔离区和三极管NPN1、NPN2的共同集电区连接；

第五步，在第一类型轻掺杂外延层（30）正面注入第一类型杂质硼，热推进形成第一类型阱区Ⅰ（501）和第一类型阱区Ⅱ（502、503），所述第一类型阱区Ⅰ（501）为NMOS阱区，第一类型阱区Ⅱ（502、503）分别为所述三极管NPN1和NPN2的基区；

第六步，在第一类型轻掺杂外延层（30）正面生长薄氧化层并淀积氮化硅层，之后热氧化生长场氧化层（60）并剥离氮化硅层；

第七步，热生长栅氧化层（906），并在栅氧化层（906）上面淀积第一多晶硅层（905），之后对第一多晶硅层（905）进行第二类型杂质扩散掺杂；

第八步，刻蚀有源区第一多晶硅层（905），刻蚀栅氧化层（906），形成NMOS栅极结构，刻蚀场氧化层（60）区域之上的第一多晶硅层（905），形成所述电容C的下极板和所述电阻R1、R2及Rp；

第九步，离子注入第二类型杂质磷自对准形成NMOS的重掺杂漏区（702）、源区（703）和隔离结构接触区（701），以及三极管NPN1和NPN2的发射极（705、706）和集电极接触区（704）；离子注入第一类型杂质硼形成三极管NPN1和NPN2的基极（801、802）。

第十步，热生长第二氧化层，形成所述电容C的介质层；之后淀积第二多晶硅层，形成所述电容C的上极板。