[发明专利]一种低漏源通态电阻的UMOS器件结构及制备方法

说明书

技术领域

本发明属于集成电路设计领域，涉及一种低漏源通态电阻的UMOS器件结构及制备方法。

背景技术

VDMOS器件由于其驱动功率低，开关速度快，大电流等特性，在航空、航天、核工业等极端环境下有着广泛的应用。长期以来，VDMOS器件漏源击穿电压与通态电阻之间的矛盾是一大研究难点。相比于平面MOSFET结构，由于槽栅MOSFET(UMOS)有效消除了JFET区，则有着更小的导通电阻，在中低压器件中应用较为广泛。目前，已有许多优化器件漏源通态电阻的方法，如选择最合适的沟道宽度与深度，优化体区注入浓度或建构双外延层结构等。在高压平面VDMOS器件中，还有工艺上较复杂的超结结构能有效解决漏源击穿电压与通态电阻之间的矛盾。这些方法在一定程度上优化了导通电阻，但均没有利用UMOS沟槽下方的外延层部分。

发明内容

为了克服上述问题，本发明提供一种低漏源通态电阻的UMOS器件结构及制备方法。通过在槽栅底部二次注入P杂质，增大P型外延杂质浓度，从而达到制备低漏源通态电阻UMOS器件的目的。

本发明的目的之一通过如下技术方案来实现的：一种低漏源通态电阻的UMOS器件结构，包括

P+型衬底101；

设置于所述P+型衬底表面的外延层102；

设置于所述外延层表面N型体区103；

设置于所述N型体区表面P+型源区107；

贯穿所述P+型源区和N型体区且位于外延层内的沟槽201；对沟槽的底部进行P型杂质104二次掺杂，掺杂区域位于外延层内；

设置于沟槽底部及侧壁的栅氧化层105；

设置于栅氧化层表面且填充所述沟槽的栅极多晶硅106。

进一步，所述沟槽的宽度为280～320nm，深度为1.6～1.8um。

进一步，所述栅氧化层厚度为60～70nm。

进一步，在沟槽底部注入二次杂质时，掺杂P型杂质浓度为1e15/cm²，能量为40keV。

进一步，沟槽底部注入的杂质材料与外延层杂质材料为同种材料。

本发明的目的之二通过如下技术方案来实现的：一种低漏源通态电阻的UMOS器件制备方法，包括以下步骤，

提供P+型衬底101；

在所述P+型衬底表面设置外延层102；

在所述外延层表面设置N型体区103；对N型体区进行参杂和高温推阱；

对N型体区和外延层进行刻蚀形成贯穿整个N型体区且位于外延层内的沟槽201；

对所述沟槽底部进行P型杂质104二次掺杂，掺杂区位于外延层内；

在所述沟槽底部和侧壁生长栅氧化层105；

在栅氧化层表面生长栅极多晶硅106且栅极多晶硅填充所述沟槽；

在所述N型体区注入P型杂质并推阱，形成P+型源区。

进一步，所述沟槽的宽度为280～320nm，深度为1.6～1.8um。

进一步，所述栅氧化层厚度为60～70nm。

进一步，在沟槽底部注入二次杂质时，掺杂P型杂质浓度为1e15/cm²，能量为40keV。

由于采用了以上技术方案，本发明具有以下有益技术效果：

本发明可在传统UMOS结构基础上，降低漏源通态电阻超过10％。本发明工艺简单易行，实施度高，且新的UMOS结构清楚简单，稳定可靠，易实现，具有高度的产业利用价值。

附图说明

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：

图1为N型体区杂质的注入和推阱；

图2为沟槽的刻蚀；

图3为光刻掩膜版下注入的P型杂质图；

图4为光刻掩膜版移走后的图；

图5为栅氧化层的生长图；

图6为栅极多晶硅的生长图；

图7为P+源区的注入和推阱图；

元件标号说明

101.P+型衬底，102.外延区，103.N型体区，104.P型杂质，105.栅氧化层，106.栅极多晶硅，107.P+型源区，201.沟槽，202.光刻掩膜版。

具体实施方式

以下将结合附图，对本发明的优选实施例进行详细的描述；应当理解，优选实施例仅为了说明本发明，而不是为了限制本发明的保护范围。

实施例一