[发明专利]一种低漏源通态电阻的UMOS器件结构及制备方法在审
| 申请号： | 201711066266.6 | 申请日： | 2017-11-02 |
| 公开（公告）号： | CN107845581A | 公开（公告）日： | 2018-03-27 |
| 发明（设计）人： | 吴昊;杨丰;付晓君;向凡;郑直 | 申请（专利权）人： | 中电科技集团重庆声光电有限公司 |
| 主分类号： | H01L21/336 | 分类号： | H01L21/336;H01L29/78 |
| 代理公司： | 北京同恒源知识产权代理有限公司11275 | 代理人： | 赵荣之 |
| 地址： | 401332 重庆市*** | 国省代码： | 重庆;85 |
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| 摘要： | |||
| 搜索关键词： | 一种 低漏源通态 电阻 umos 器件 结构 制备 方法 | ||
1.一种低漏源通态电阻的UMOS器件结构，其特征在于：包括
P+型衬底(101)；
设置于所述P+型衬底表面的外延层(102)；
设置于所述外延层表面N型体区(103)；
设置于所述N型体区表面P+型源区(107)；
贯穿所述P+型源区和N型体区且位于外延层内的沟槽(201)；对沟槽的底部进行P型杂质(104)二次掺杂，掺杂区域位于外延层内；
设置于沟槽底部及侧壁的栅氧化层(105)；
设置于栅氧化层表面且填充所述沟槽的栅极多晶硅(106)。
2.根据权利要求1所述的一种低漏源通态电阻的UMOS器件结构，其特征在于：所述沟槽的宽度为280～320nm，深度为1.6～1.8um。
3.根据权利要求1所述的一种低漏源通态电阻的UMOS器件结构，其特征在于：所述栅氧化层厚度为60～70nm。
4.根据权利要求1所述的一种低漏源通态电阻的UMOS器件结构，其特征在于：在沟槽底部注入二次杂质时，掺杂P型杂质浓度为1e15/cm2，能量为40keV。
5.根据权利要求1所述的一种低漏源通态电阻的UMOS器件结构，其特征在于：沟槽底部注入的杂质材料与外延层杂质材料为同种材料。
6.一种低漏源通态电阻的UMOS器件制备方法，其特征在于：包括以下步骤，
提供P+型衬底(101)；
在所述P+型衬底表面设置外延层(102)；
在所述外延层表面设置N型体区(103)；对N型体区进行参杂和高温推阱；
对N型体区和外延层进行刻蚀形成贯穿整个N型体区且位于外延层内的沟槽(201)；
对所述沟槽底部进行P型杂质(104)二次掺杂，掺杂区位于外延层内；
在所述沟槽底部和侧壁生长栅氧化层(105)；
在栅氧化层表面生长栅极多晶硅(106)且栅极多晶硅填充所述沟槽；
在所述N型体区注入P型杂质并推阱，形成P+型源区。
7.根据权利要求6所述的一种低漏源通态电阻的UMOS器件制备方法，其特征在于：所述沟槽的宽度为280～320nm，深度为1.6～1.8um。
8.根据权利要求6所述的一种低漏源通态电阻的UMOS器件制备方法，其特征在于：所述栅氧化层厚度为60～70nm。
9.根据权利要求6所述的一种低漏源通态电阻的UMOS器件制备方法，其特征在于：在沟槽底部注入二次杂质时，掺杂P型杂质浓度为1e15/cm2，能量为40keV。
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