[发明专利]半导体器件及其制造方法

说明书

在制造半导体器件的方法中，在下面的结构上方形成层间介电(ILD)层。下面的结构包括设置在鳍结构的沟道区域上方的栅极结构以及设置在鳍结构的源极/漏极区域处的第一源极/漏极外延层。通过蚀刻ILD层的一部分以及第一源极/漏极外延层的上部在第一源极/漏极外延层上方形成第一开口。在蚀刻的第一源极/漏极外延层上方形成第二源极/漏极外延层。在第二源极/漏极外延层上方形成导电材料。本发明实施例涉及半导体器件及其制造方法。

技术领域

本发明实施例涉及用于制造半导体器件的方法，并且更具体地，涉及用于具有减小的源极/漏极(S/D)接触电阻的半导体器件的结构和制造方法。

背景技术

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如包括fin FET(FinFET)的多栅极场效应晶体管(FET)的三维设计的发展。在FinFET中，栅电极邻近于沟道区域的三个侧面，其中，栅极介电层插入在栅电极和沟道区域之间。随着FinFET的尺寸的缩小，缩小了位于S/D上的电极接触区，从而增加了接触电阻。随着晶体管尺寸的持续按比例缩小，需要FinFET的进一步改进。

发明内容

根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在下面的结构上方形成层间介电(ILD)层，所述下面的结构包括：栅极结构，设置在鳍结构的沟道区域上方；和第一源极/漏极外延层，设置在所述鳍结构的源极/漏极区域处；通过蚀刻所述层间介电层的部分以及所述第一源极/漏极外延层的上部在所述第一源极/漏极外延层上方形成第一开口；在蚀刻的第一源极/漏极外延层上方形成第二源极/漏极外延层；以及在所述第二源极/漏极外延层上方形成导电材料。

根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在下面的结构上方形成层间介电(ILD)层，所述下面的结构包括：用于第一导电类型的鳍式场效应晶体管(FinFET)的第一栅极结构和第一源极/漏极外延层；和用于第二导电类型的鳍式场效应晶体管(FinFET)的第二栅极结构和第二源极/漏极外延层；通过蚀刻所述层间介电层的部分和所述第一源极/漏极外延层的上部在所述第一源极/漏极外延层上方形成第一开口，并且通过蚀刻所述层间介电层的部分和所述第二源极/漏极外延层的上部在所述第二源极/漏极外延层上方形成第二开口；以及在蚀刻的第一源极/漏极外延层上方形成第三源极/漏极外延层，同时用第一覆盖层覆盖所述第二开口。

根据本发明的又一些实施例，还提供了一种半导体器件，包括：栅极结构，设置在鳍结构的沟道区域上方；源极/漏极结构，设置在所述鳍结构的源极/漏极区域处；蚀刻停止层，覆盖所述源极/漏极结构的侧面；以及导电接触件，设置在所述源极/漏极结构上方，其中：所述源极/漏极结构包括第一外延层和设置在所述第一外延层上方的第二外延层，并且所述第二外延层设置在所述蚀刻停止层的上部上。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A示出了根据本发明的实施例的半导体器件的截面图，图1B是根据本发明的实施例的半导体器件的另一截面图，图1C是根据本发明的实施例的半导体器件的平面图，并且图1D是根据本发明的实施例的半导体器件的另一平面图。图1E是根据本发明的实施例的半导体器件的栅极结构的截面图并且图1F是根据本发明的实施例的半导体器件的立体图。

图2A示出了半导体器件的截面图，并且图2B示出了根据本发明的其他实施例的半导体器件的另一截面图。

图3示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。

图4A、图4B和图4C的每个均示出了根据本发明的实施例的用于半导体器件的顺序制造操作的各个阶段的一个阶段。