[发明专利]高速低功率数模上变频器

权利要求书

1.一种用于数模转换的系统(100)，其包括：

解码器电路(130)，其被配置为接收多个解码器输入数据位(111c)，并且提供多个解码的并行数字数据位(111d)，其中所述解码器电路以预定采样速率(Fs)操作；

多路复用器电路(120)，其耦合到所述解码器电路，并且被配置为响应于多路复用器时钟信号(125)接收多个并行数字数据字(111b)，并且以所述预定采样速率提供包括所述解码器输入数据位的所述并行数字数据字(237)中的对应一个，其中所述多路复用器时钟信号包括是所述预定采样速率的1/M倍的采样速率(Fs/M)；

平均同步接口“MCI”电路(110)，其耦合到所述多路复用器电路，并且被配置为从外部源接收由外部时钟信号(115)同步的多个MCI输入数据字(111a)，并且提供由所述多路复用器时钟信号同步的所述多个并行数字数据字，其中所述外部时钟信号与所述多路复用器时钟信号是平均同步的；

混频器电路(140)，其耦合到所述解码器电路，并且被配置为将所述解码的并行数字数据位中的每一个与转换时钟信号(145)组合，以提供频移数字数据位(111e)，其中由于与所述解码的并行数字数据位中的每一个的逻辑状态转变和所述转换时钟信号的逻辑状态转变相关联的时间错位，所述频移数字数据位彼此时间错位；

耦合到所述混频器电路的同步器电路(105)，其包括同步器时钟信号(155)，并且被配置为响应于所述同步器时钟信号时间对准所述混频器电路的所述频移数字数据位；以及

切换网络(102)，其耦合到所述同步器电路，并且被配置为响应于时间对准的频移数字数据位(112a)产生模拟输出信号(106)。

2.根据权利要求1所述的系统，其中所述混频器电路被配置为将第一频率(Fs)下的所述解码的并行数字数据位转变为第二频率(NFs)下的所述频移数字数据位，其中所述混频器电路以所述预定采样速率的N倍的速率操作，并且其中所述同步器电路以所述混频器电路速率的两倍的速率操作。

3.根据权利要求1所述的系统，其中所述混频器电路是第一混频器电路，所述同步器电路是第一同步器电路，所述切换网络是第一切换网络，并且所述模拟输出信号是第一模拟输出信号(106a)，所述系统还包括：

第二混频器电路(140b)，其耦合到所述解码器电路，并且被配置为将所述解码的并行数字数据位中的每一个与所述转换时钟信号组合，以提供频移数字数据位，其中所述频移数字数据位彼此时间错位；

耦合到所述第二混频器电路的第二同步器电路(105b)，其包括所述同步器时钟信号，并且被配置为响应于所述同步器时钟信号时间对准所述频移数字数据位；

第二切换网络(102b)，其耦合到所述第二同步器电路，并且被配置为响应于时间对准的频移数字数据位产生第二模拟输出信号(106b)，其中所述第二模拟输出信号是所述第一模拟输出信号的互补信号；并且

其中所述解码器电路、所述第一混频器电路和所述第二混频器电路、所述第一同步器电路和所述第二同步器电路以及所述第一切换网络和所述第二切换网络包括单端互补金属氧化物半导体“CMOS”电路(636,836,1036)。

4.根据权利要求1所述的系统，其中所述同步器时钟信号是单端时钟信号，所述系统还包括双边沿检测器电路(180)，其被配置为将具有第一频率(NFs)的差分时钟信号(175)转换成具有是第一频率的两倍的第二频率(2NFs)的单端时钟信号。

5.根据权利要求1所述的系统，其中所述切换网络包括以并行配置布置的多个电阻器(1023,1025)，其中所述电阻器中的对应的电阻器耦合到所述时间对准的频移数字数据位中的对应的频移数字数据位，并且其中所述切换网络还包括耦合到所述模拟输出信号的求和节点(1008)，其中响应于所述对应的时间对准的频移数据位，所述电阻器中的每一个选择性地耦合到所述求和节点，

其中所述切换网络还包括至少一个第一偏压电阻器(R39)，所述至少一个第一偏压电阻器在第一端处耦合到所述求和节点并且在第二端处耦合到电压源(VDDA)，其中所述至少一个第一偏压电阻器设置所述模拟输出信号的偏压电压(1010)，并且其中所述至少一个第一偏压电阻器和所述电阻器组合以固定所述模拟输出信号的输出阻抗。