[发明专利]一种阵列基板的制备方法和阵列基板有效
申请号: | 201711023111.4 | 申请日: | 2017-10-27 |
公开(公告)号: | CN107785308B | 公开(公告)日: | 2021-03-30 |
发明(设计)人: | 苏同上;刘军;王东方;周斌;程磊磊;成军;王庆贺;鲍俊;袁广才 | 申请(专利权)人: | 合肥鑫晟光电科技有限公司;京东方科技集团股份有限公司 |
主分类号: | H01L21/77 | 分类号: | H01L21/77;H01L27/12 |
代理公司: | 北京天昊联合知识产权代理有限公司 11112 | 代理人: | 刘悦晗;陈源 |
地址: | 230012 *** | 国省代码: | 安徽;34 |
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摘要: | |||
搜索关键词: | 一种 阵列 制备 方法 | ||
本发明提供一种阵列基板的制备方法和阵列基板,所述阵列基板的制备方法包括:先利用第一掩膜图形通过刻蚀工艺对金属薄膜进行第一次刻蚀,再利用第二掩膜图形通过刻蚀工艺对金属薄膜进行第二次刻蚀,以形成金属图形,且第二掩膜图形的宽度小于第一掩膜图形的宽度。本发明提供阵列基板的制备方法可以减小掩膜图形对刻蚀液的遮挡作用,从而可以减小金属图形的坡度角,在后续阵列基板的制作过程中可以提高沉积在金属图形的边缘位置上的绝缘层的厚度,进而避免金属图形的边缘位置发生静电击穿,提高阵列基板的良率,而且,上述阵列基板的制备方法工艺简单、成本较低、制备时间较短。
技术领域
本发明涉及显示技术领域,特别涉及一种阵列基板的制备方法和阵列基板。
背景技术
阵列基板包括驱动模块、金属图形(即信号线)、薄膜晶体管和像素电极,金属图形与驱动模块和薄膜晶体管相连,像素电极与薄膜晶体管相连,驱动模块通过金属图形调节薄膜晶体管的电压,以调节像素电极的电压。现有金属图形的制备方法如图1所示,首先在基底1上沉积金属薄膜2,然后通过光刻工艺在金属薄膜2上形成第一掩膜图形3,再通过湿法刻蚀工艺刻蚀未被第一掩膜图形3覆盖的金属薄膜2,最后将第一掩膜图形3剥离,以形成金属图形4。
在通过湿法刻蚀工艺刻蚀未被第一掩膜图形3覆盖的金属薄膜2的过程中,由于湿法刻蚀工艺具有各向同性,因此,如图1所示,金属图形4的宽度小于第一掩膜图形3的宽度,即第一掩膜图形3正下方的部分金属薄膜2会被刻蚀。现有湿法刻蚀工艺通常采用喷淋的方式,即刻蚀液从金属薄膜2的上方喷洒至金属薄膜2的表面,因此,当刻蚀液刻蚀第一掩膜图形3正下方的金属薄膜时,第一掩膜图形3对刻蚀液起到一定的遮挡作用,邻近第一掩膜图形3一侧的金属薄膜2相比于邻近基底1一侧的金属薄膜2较难与刻蚀液接触,相应使邻近第一掩膜图形3一侧的金属薄膜2的刻蚀速率小于邻近基底1一侧的金属薄膜2的刻蚀速率,从而使金属图形4的边缘邻近基底1一侧相比于远离基底1一侧的缩进量较大,进而使金属图形4的坡度角α较大。
现有阵列基板的尺寸越来越大,相应金属图形的长度也越来越长,为减小金属图形的驱动电阻,金属图形的厚度也越来越厚。当制备厚度较厚的金属图形时,所需的刻蚀时间较长,在刻蚀液刻蚀掩膜图形正下方的金属薄膜时,金属图形4的边缘邻近基底1一侧的缩进量更佳的大于远离基底1一侧的缩进量,进一步增大金属图形的坡度角。这样,在后续阵列基板的制作过程中沉积在金属图形边缘的绝缘层的厚度较薄,从而在金属图形的边缘位置容易发生静电击穿,进而影响阵列基板的良率。
虽然可以通过调节第一掩膜图形的材料,以及调节刻蚀工艺的参数和刻蚀液的成分,以减小金属图形的坡度角,但是,上述调节方法的工艺复杂、成本较大、调试时间较长,因此,亟需一种阵列基板的制备方法以解决上述技术问题。
发明内容
本发明针对现有技术中存在的上述不足,提供一种阵列基板的制备方法和阵列基板,用以至少部分解决现有阵列基板的金属图形的坡度角较大的问题。
为实现上述目的,本发明提供一种阵列基板的制备方法,所述方法包括:
在基底上沉积金属薄膜;
通过光刻工艺在形成有所述金属薄膜的基底上形成第一掩膜图形;
利用所述第一掩膜图形,通过刻蚀工艺去除部分所述金属薄膜,以减小未被所述第一掩膜图形覆盖的金属薄膜的厚度;
减小所述第一掩膜图形的宽度,以形成第二掩膜图形;
利用所述第二掩膜图形,通过刻蚀工艺形成金属图形。
优选的,所述减小所述第一掩膜图形的宽度,具体包括:
对所述第一掩膜图形进行高温处理,以使所述第一掩膜图形收缩。
优选的,所述减小所述第一掩膜图形的宽度,具体包括:
对所述第一掩膜图形进行灰化处理,以去除所述第一掩膜图形的边缘。
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H01L 半导体器件;其他类目中不包括的电固体器件
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H01L21-02 .半导体器件或其部件的制造或处理
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