[发明专利]半导体装置和半导体集成系统在审
申请号: | 201711016611.5 | 申请日: | 2017-10-26 |
公开(公告)号: | CN108122592A | 公开(公告)日: | 2018-06-05 |
发明(设计)人: | 佐藤创 | 申请(专利权)人: | 瑞萨电子株式会社 |
主分类号: | G11C29/12 | 分类号: | G11C29/12;G11C29/48;G11C29/56 |
代理公司: | 中国国际贸易促进委员会专利商标事务所 11038 | 代理人: | 欧阳帆 |
地址: | 日本*** | 国省代码: | 日本;JP |
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摘要: | |||
搜索关键词: | 存储器芯片 半导体装置 半导体集成 测试电路 串行总线接口电路 测试存储器芯片 芯片 操作测试 串行总线 存储数据 公共封装 接收数据 逻辑芯片 与逻辑 耦接 封装 发送 外部 访问 | ||
1.一种半导体装置,所述半导体装置在公共封装中安装多个芯片,所述半导体装置包括:
逻辑芯片,所述逻辑芯片具有预定的功能;以及
存储器芯片,所述存储器芯片与所述逻辑芯片耦接并存储数据,
其中,所述存储器芯片包括
存储器芯片测试电路,所述存储器芯片测试电路执行所述存储器芯片的操作测试,以及
串行总线接口电路,所述串行总线接口电路用于在所述存储器芯片测试电路和设置在所述封装外部的串行总线之间发送和接收数据。
2.如权利要求1所述的半导体装置,
其中,所述存储器芯片包括通过贯通电极电耦接在一起的多个堆叠型存储器管芯,以及
其中,所述存储器芯片测试电路和所述串行总线接口电路被设置于所述存储器管芯中的至少一个存储器管芯。
3.如权利要求1所述的半导体装置,
其中,所述存储器芯片包括
基部管芯,所述基部管芯设置于最下层,以及
多个堆叠型存储器管芯,所述多个堆叠型存储器管芯设置在所述基部管芯上方并且通过贯通电极电耦接在一起,以及
其中,所述存储器芯片测试电路和所述串行总线接口电路设置于存储器管芯。
4.如权利要求3所述的半导体装置,其中,所述基部管芯还包括用于外部耦接的凸块。
5.如权利要求1所述的半导体装置,其中,所述逻辑芯片和所述存储器芯片通过硅插入件耦接。
6.如权利要求1所述的半导体装置,
其中,所述串行总线接口电路包括
用于时钟信号的时钟缓冲器,以及
用于数据信号的数据缓冲器。
7.一种半导体集成系统,包括:
系统板;
全体控制单元,所述全体控制单元设置在所述系统板上并且控制整个系统板;
多个半导体装置,所述多个半导体装置设置在所述系统板上;以及
串行总线,所述串行总线将所述全体控制单元与所述半导体装置耦接,
其中,每个半导体装置都是在公共封装中安装多个芯片的半导体装置,并且包括
逻辑芯片,所述逻辑芯片具有预定的功能,以及
存储器芯片,所述存储器芯片与所述逻辑芯片耦接并存储数据,以及
其中,所述存储器芯片包括
存储器芯片测试电路,所述存储器芯片测试电路执行所述存储器芯片的操作测试,以及
串行总线接口电路,所述串行总线接口电路用于在所述存储器芯片测试电路和设置在所述封装外部的所述串行总线之间发送和接收数据。
8.如权利要求7所述的半导体集成系统,
其中,识别信息被分配给所述半导体装置中的每个半导体装置,以及
其中,所述全体控制单元根据通过所述串行总线分配的识别信息访问对应半导体装置的存储器芯片,并且指示该存储器芯片执行操作测试。
9.如权利要求8所述的半导体集成系统,
其中,每个半导体装置都设置有多个存储器芯片,
其中,所述识别信息包括高位和低位,以及
其中,所述全体控制单元基于通过所述串行总线分配的高位和低位中的至少任一个来访问半导体装置中的对应半导体装置,基于高位和低位中的另一个来访问所述对应半导体装置中的存储器芯片中的对应存储器芯片,并且指示该存储器芯片执行操作测试。
10.如权利要求7所述的半导体集成系统,
其中,所述存储器芯片包括通过贯通电极电耦接在一起的多个堆叠型存储器管芯,以及
其中,所述存储器芯片测试电路和所述串行总线接口电路设置于所述存储器管芯中的至少一个存储器管芯。
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