[发明专利]用于并行信号的对齐的技术

说明书

串行通道中的每个接收器电路均生成与主时钟信号对齐的同步时钟信号以允许无损坏地将数据同步传送到主时钟域上。每个接收器电路中的串并转换器电路响应于同步时钟信号中的一个同步时钟信号将串行数据信号转换为并行数据信号。相位检测电路基于同步时钟信号和主时钟信号之间的相位偏移生成相移的指示。时钟信号生成电路基于相移的指示提供对同步时钟信号的相位的调节。串并转换器电路基于对同步时钟信号的相位的调节来调节由并行数据信号所指示的比特的位置。

本申请是申请号为“201410042365.0”，申请日为“2014年01月28日”，发明名称为“用于并行信号的对齐的技术”的发明专利申请的分案申请。

技术领域

本公开涉及电子电路，并且更具体地涉及用于并行信号的对齐的技术。

背景技术

数据通常以高数据速率在集成电路之间被串行传送。当需要比所希望的串行数据速率更大的带宽时，数据通过分配被散布在多个串行数据流上，在给定的介质上被运送并且在接收端被汇集。被传送经过介质的每个串行数据流可能经历不同的传播延迟，使得每个串行数据流失去与形成链接的其它串行数据流相关联的对齐。

集成电路接收来自另一集成电路的串行数据信号。接收集成电路可以将串行数据信号中的串行数据转换成并行数据以允许数字逻辑以较低的速度进行操作。例如，接收集成电路可以将传入的串行数据信号转换成并行数据的连续字节或字。并行数据具有比串行数据低的数据速率。并行数据以比用于对串行数据进行采样的时钟频率低的时钟频率被存储在接收集成电路中。

发明内容

根据一些实施例，多个串并转换器电路将多个串行数据信号转换成每个均具有其自己的同步时钟信号的多个并行数据信号。多个相位检测器电路被用于生成主时钟信号与每个同步时钟信号之间的相位偏移的指示。针对每个串行通道，控制电路基于主时钟信号与该通道中的同步时钟信号之间的相位偏移的指示生成相移的指示。时钟信号生成电路基于相移的指示提供对同步时钟信号的相位的调节。串并转换器电路通过对同步时钟信号的相位的调节来调节累积的串行比特何时被传送到主时钟信号的域。存储电路响应于主时钟信号存储并行数据信号的值。

根据其它实施例，串并转换器电路、相位检测器电路和控制电路使得由串行通道中的接收器电路生成的同步时钟信号中的每个同步时钟信号与主时钟信号更紧密地对齐，以允许无损坏地将数据同步传送到主时钟域上。每个同步时钟信号与主时钟信号之间的偏移由相应的串行通道中的字对齐电路中的存储电路的建立和保持时间决定。因此，每个串行通道响应于主时钟信号存储并行数据信号中的比特的准确值。由串行通道中的接收器电路生成的同步时钟信号在比特周期内与彼此对齐。此外，串行数据信号中的比特被转换为具有减少的延迟的并行信号，并且由接收器电路生成的并行数据信号是字对齐的。因此，由接收器电路所生成的并行数据信号相对于彼此被进行抗扭斜处理。

根据进一步实施例，串并转换器电路将串行数据信号转换为第一并行数据信号。桶形移位器电路基于第一并行数据信号生成第二并行数据信号。桶形移位器电路包括多路复用器电路，该多路复用器电路对由第二并行数据信号指示的比特相对于用于表示字边界的预定图案的对齐进行移位。每个多路复用器电路可以通过多个比特相对通过单个比特的粒度进行调节或者被删除。对串并数据传输的操纵可以与并行域桶形移位器相组合地被使用。

本发明的各种目的、特征和优点在考虑到以下的详细描述和附图的情况下将变得清楚。

附图说明

图1图示了根据本发明的实施例的将数据在串行和并行之间进行转换的多通道高速串行接口(HSSI)电路的示例。

图2图示了根据本发明的实施例的用于一个通道的接收器电路的示例。

图3图示了根据本发明的实施例的图2的解串器电路的示例。

图4图示了根据本发明的实施例的图3的控制和存储逻辑电路的示例。

图5图示了根据本发明的实施例的图2的控制电路的示例。