[发明专利]用于减少集成电路上的延迟的方法

说明书

相关申请的交叉引用

本申请要求于2016年10月11日提交的临时专利申请No.62/406,877的权益，在此通过引用的方式将该临时专利申请的全部内容并入本文。

背景技术

本申请涉及集成电路，并且更具体地，涉及用于设计诸如可编程集成电路之类的集成电路器件上的逻辑电路的系统。

可编程集成电路是能够由用户编程以实现期望的定制逻辑功能的集成电路的类型。在典型情景中，逻辑设计者使用计算机辅助设计工具来设计执行定制逻辑功能的定制逻辑电路。当设计过程完成时，计算机辅助设计工具生成配置数据。配置数据被加载到存储器元件中以将器件配置为执行定制逻辑电路的功能。通常使用随机存取存储器(RAM)单元形成存储器元件。因为在器件编程期间，RAM单元被加载以配置数据，RAM单元有时被称为配置存储器或配置随机存取存储器单元(CRAM)。

诸如可编程集成电路之类的集成电路通常包括数百万个门和百万比特的嵌入式存储器。大型系统的复杂性需要使用电子设计自动化(EDA)工具来创建并优化用于系统到集成电路(目标器件)的逻辑设计。该工具可以执行逻辑合成操作以生成用于在目标可编程逻辑器件上实现的逻辑设计的门级描述。逻辑合成还执行技术映射以将门映射到目标可编程逻辑器件上可用的逻辑元件(资源)。然后将逻辑元件的功能块物理地放置并布线到目标可编程器件上，同时优化定时、面积、接线、布线拥塞和功率。

在实践中，期望的是将逻辑元件的功能块放置在具有低操作延时或高操作频率的目标可编程器件上。在该上下文内，出现了本文的实施例。

发明内容

应当理解的是，本发明可以以许多方式实现，诸如计算机可读介质上的过程、装置、系统、设备、或方法。下面描述了本发明的若干个发明性实施例。

集成电路可以包括以行和列布置的存储器元件。集成电路可以是可以由用户(例如，使用配置数据)编程以实现期望的定制逻辑功能(逻辑设计或系统)的可编程集成电路。可以使用逻辑设计系统(例如，逻辑设计计算设备)生成配置数据。当诸如可编程集成电路之类的目标器件被加载以配置数据时，目标器件可以被编程以实现由配置数据识别的逻辑设计。

逻辑设计设备可以初始地在多个初始放置位置处将多个功能块放置在电路设计中。

通过对初始放置的电路设计执行定时分析，逻辑设计设备可以识别链接多个功能块和用于多个功能块中的每个功能块的候选放置位置的关键路径。可以通过针对电路设计中的每个互连(例如，针对每个两引脚网或功能块对)对延迟松弛的量进行估计来识别关键路径。关键路径可能具有低于预定松弛阈值的延迟松弛的累积量。候选放置位置可能由现有功能块占用或是未占用。作为示例，多个功能块中的特定功能块可以移动到未占用的候选位置。作为另一个示例，多个功能块中的特定功能块可以与占用的候选位置交换位置，而不是移动到占用的候选位置。

附加功能块可以使用侧路径与多个功能块形成连接。换句话说，除了关键路径之外，侧路径(例如，非关键路径)可以连接到多个功能块。逻辑设计设备可以计算侧路径的硬延迟限制，该侧路径的硬延迟限制在侧路径的路径长度上施加约束。可以可选地放松硬延迟限制以增加候选位置的数量，并且在减少关键路径的延迟时增加用于多个功能块的可能放置选项的数量。

可以可选地将给定功能块移动到更靠近多个功能块中的一个功能块或多个功能块中的一个功能块的候选放置位置中的一个候选放置位置，以改进放置优化操作(例如，以增加可用于多个功能块的候选位置的数量)。例如，第一给定功能块可以连接到多个功能块，在该情景中，给定的功能块可以移动到更靠近多个功能块。

作为另一示例，给定功能块可以连接到用于多个功能块中的一个功能块的候选放置位置，在该情景中，给定功能块可以移动到更靠近多个功能块中的一个功能块的候选放置位置。将给定功能块耦合到候选位置的侧路径可以具有计算出的硬延迟限制。如果将多个功能块中的一个功能块移动到候选放置位置违反了计算出的硬延迟限制，则该候选放置位置可以从候选位置被排除。

可以生成分级图形(例如，具有多个级的图形)，以表示将用于多个功能块中的第一功能块的候选放置位置链接到用于多个功能块中的第二功能块的候选放置位置的可能路径。分级图形可以具有开始级(例如，关键路径的起点所在的级)和结束级(例如，关键路径的终点所在的级)。分级图形还可以包括两个连续级，相同的候选放置位置位于其中。可以排除在两个连续级中相同的候选放置位置和自身之间的路径。