[发明专利]用于减少集成电路上的延迟的方法

权利要求书

1.一种操作设计工具的方法，所述设计工具在逻辑设计计算设备上运行以实施电路设计，所述方法包括：

将多个功能块放置在所述电路设计中；

识别链接所述多个功能块的关键路径；

识别用于所述关键路径中的所述多个功能块中的每个功能块的候选放置位置；

生成分级图形，所述分级图形表示将用于所述多个功能块中的第一功能块的候选放置位置链接到用于所述多个功能块中的第二功能块的候选放置位置的可能路径；以及

分析所述分级图形以识别更新的关键路径。

2.根据权利要求1所述的方法，还包括：

根据所述更新的关键路径，更新所述多个功能块的放置。

3.根据权利要求2所述的方法，还包括：

判断所述更新的关键路径是否改进了所述电路设计的性能；以及

响应于确定所述更新的关键路径改进了所述电路设计的性能，对所述多个功能块的更新的放置进行缓存。

4.根据权利要求3所述的方法，还包括：

响应于确定所述更新的关键路径改进了所述电路设计的性能，识别所述电路设计中的新的关键路径。

5.根据权利要求1所述的方法，其中，识别链接所述多个功能块的所述关键路径包括针对所述电路设计中的每个互连对延迟松弛的量进行估计，并且其中，链接所述多个功能块的所述关键路径展示了低于预先确定的阈值的延迟松弛的累积量。

6.根据权利要求1-5中任一项所述的方法，还包括：

针对连接至所述多个功能块的侧路径计算硬延迟限制。

7.根据权利要求6所述的方法，还包括：

放松所计算的硬延迟限制以增加所述候选放置位置的数量。

8.一种操作设计工具的方法，所述设计工具在逻辑设计计算设备上运行以实施电路设计，所述方法包括：

将多个功能块放置在所述电路设计中；

识别链接所述多个功能块的关键路径；

识别用于所述关键路径中的所述多个功能块中的每个功能块的候选放置位置；

生成分级图形，所述分级图形表示将用于所述多个功能块中的第一功能块的候选放置位置链接到用于所述多个功能块中的第二功能块的候选放置位置的可能路径；以及

通过求解与所述分级图形相关联的最短路径问题来识别所述分级图形内的缩短的关键路径。

9.根据权利要求8所述的方法，还包括：

将直接连接至所述多个功能块中的给定功能块的额外功能块移动到接近多个功能块中的所述给定功能块，以增加用于所述多个功能块中的所述给定功能块的所述候选放置位置的数量。

10.根据权利要求8所述的方法，其中，第一额外功能块位于用于所述多个功能块中的给定功能块的所述候选放置位置的其中之一处，并且其中，第二额外功能块直接连接至所述第一额外功能块，所述方法还包括：

将所述第二额外功能块移动到接近所述第一额外功能块，以增加用于所述多个功能块中的所述给定功能块的所述候选放置位置的数量。

11.根据权利要求8所述的方法，还包括：

针对连接至位于所述候选放置位置中的给定候选放置位置的额外功能块的侧路径计算硬延迟限制。

12.根据权利要求11所述的方法，还包括：

如果移动所述额外功能块违反所计算的硬延迟限制，则排除所述候选放置位置中的所述给定候选放置位置。

13.根据权利要求8所述的方法，其中，所述分级图形包括多个级，每个级对应于所述多个功能块中的相应的功能块，其中，所述多个级中的第一级包括用于所述多个功能块中的所述第一功能块的所识别的候选放置位置，并且其中，所述多个级中的第二级包括用于所述多个功能块中的所述第二功能块的所识别的候选放置位置，所述方法还包括：

排除所述分级图形中的将所述第一级中的给定候选放置位置连接至所述第二级中的所述给定候选放置位置的路径。