[发明专利]半导体装置及其制造方法

说明书

一种半导体装置及其形成方法包括：在载体上的第一半导体管芯及第一虚拟管芯、在载体上的第一模塑化合物层以及在第一模塑化合物层上的第一内连结构。第一半导体管芯的厚度大于第一虚拟管芯的厚度。第一模塑化合物层沿第一半导体管芯的侧壁及第一虚拟管芯的侧壁延伸。第一内连结构包括第一金属特征，第一金属特征电耦合到第一半导体管芯，且第一模塑化合物层形成在第一虚拟管芯与第一金属特征之间。

技术领域

本发明实施例涉及一种半导体装置及其制造方法，且特别是涉及一种具有虚拟管芯的半导体装置及其制造方法。

背景技术

由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速发展。在很大程度上，集成密度的此种提高来自于最小特征大小(minimum feature size)的重复减小，以使得更多部件能够集成到给定区域中。然而，较小的特征大小可能造成更多泄漏电流(leakage current)。随着近来对微型化、较高的速度、较大的频宽、较低的功率损耗及较少的延迟的需求的增加，对更小且更具创造性的半导体管芯封装技术的需要也随着增加。

随着半导体技术的进一步进步，具有扇出型封装的半导体元件已成为用于进一步提高半导体元件的性能的有效替代形式。在具有扇出型封装的半导体元件中，可在半导体管芯周围形成模塑化合物层(molding compound layer)以提供额外的表面积来支撑扇出型内连结构。举例而言，可在模塑化合物层的顶表面上形成多个重布线层(redistributionlayer)。此外，重布线层电连接到半导体管芯的有源电路。可接着形成例如位于凸块下金属(under-bump metallization，UBM)结构上的焊料球(solderball)等外部输入/输出接垫，以经由重布线层电连接到半导体管芯。

发明内容

一种半导体装置的制造方法至少包括：将第一半导体管芯及第一虚拟管芯贴合到载体，其中所述第一半导体管芯的厚度大于所述第一虚拟管芯的厚度；在所述载体上形成第一模塑化合物层，所述第一模塑化合物层沿所述第一半导体管芯的侧壁及所述第一虚拟管芯的侧壁延伸；以及在所述第一模塑化合物层上形成第一内连结构，其中所述第一内连结构包括第一金属特征，所述第一金属特征电耦合到所述第一半导体管芯，且所述第一模塑化合物层形成在所述第一虚拟管芯与所述第一金属特征之间。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1示出根据本发明各种实施例的半导体元件的剖视图。

图2至图19示出根据本发明各种实施例在制造图1中所示的半导体元件的各中间步骤。

图20示出根据本发明各种实施例的用于形成图1中所示的半导体元件的方法的流程图。

图21示出根据本发明各种实施例的堆叠管芯半导体元件(stacked-diesemiconductor device)的剖视图。

图22至图29示出根据本发明各种实施例在制造图21中所示的堆叠管芯半导体元件的各中间步骤。

图30示出根据本发明各种实施例的用于形成图21中所示的半导体元件的方法的流程图。

图31示出根据本发明各种实施例的另一堆叠管芯半导体元件的剖视图。

图32示出根据本发明各种实施例的又一堆叠管芯半导体元件的剖视图。

图33示出根据本发明各种实施例的叠层封装(package-on-package)半导体元件的剖视图。

图34示出根据本发明各种实施例的另一叠层封装半导体元件的剖视图。

图35示出根据本发明各种实施例的另一半导体元件的剖视图。