[发明专利]新型FinFET静电防护电压箝位装置及其制备方法

说明书

技术领域

本发明涉及静电可靠性领域，特别涉及新型FinFET静电防护电压箝位装置及其制备方法。

背景技术

随着半导体技术的不断进步，一方面电子元器件的尺寸在不断缩小，密度在不断提高，而另一方面性能也在不断提高。FinFET是45nm以下制程出现的、在14nm以下制程被普遍采用的一种新式的三维半导体结构。这种三维结构有效地克服了随着平面MOSFET的尺寸日益下降所带来的越来越显著的短沟道效应，通过三个侧面控制沟道，大大提高了对沟道的控制能力，减小了泄漏电流。目前，比较主流的FinFET工艺包括体硅FinFET和SOI FinFET两大类，仅从性能上看，无疑SOI FinFET具有更小的寄生电容，在性能上更有优势。然而每一次工艺的进步、器件尺寸的进一步缩小对于静电防护老说都是不小的挑战。相比于平面型MOSFET，FinFET一开始就在静电防护方面现实了不友好的一面。由于电流流经沟道的硅材料体积的区域非常的小，若干个沟道之中一个或者几个发生热击穿烧毁的概率非常大，整体的静电防护性能迅速下降。

当利用SOI FinFET的寄生双极型晶体管作为静电防护Clamp时，浮空的基区不仅仅导致非常低的增益，还会使得维持电压和开启电压对工艺轻微变化和不同批次影响的敏感，导致栓锁风险上升，不利于器件可靠性。

发明内容

本发明提出了一种新型FinFET静电防护电压箝位装置及其制备方法来解决SOI FinFET基区浮空问题。该新型结构的器件解决了基区接触浮空在静电防护设计时引起的一系列问题，而且其制备方法与普通的FinFET工艺具有良好的兼容性。

本发明的技术方案如下：

本发明提供一种新型FinFET静电防护电压箝位装置，包括：

体引出；

所述新型FinFET静电防护电压箝位装置由制作在半导体基底上的FinFET和体引出组成；所述FinFET包括电流通路和栅端介质；

所述体引出形态上相交于FinFET的电流通路，与电流通路垂直或成一角度相交。

作为本发明的进一步改进，所述半导体基底为硅基、锗基、SOI和化合物衬底，电流通路的材料为硅、锗、化合物，栅端介质为高K材料及高K堆叠结构。

作为本发明的进一步改进，所述体引出的高度等于或者低于电流通路的高度。

作为本发明的进一步改进，所述体引出与电流通路是同一种材料，或者是相互间应力小、结合之后势垒低的不同材料。

作为本发明的进一步改进，所述栅端介质覆盖电流通路，用于作为电流通路与栅电极之间的绝缘介质。

作为本发明的进一步改进，所述栅端介质完整或者部分覆盖体引出，用于防止体引出与栅电极短路。

作为本发明的进一步改进，应用时，电流通路的两端一端接源端另一端接漏端，体引出与源端接同一电位或者接一固定电位。

本发明还提供一种新型FinFET静电防护电压箝位装置的制备方法，包括：

步骤1：利用但不限于淀积、键合等方法将电流通路制备在半导体基底之上；

步骤2：刻蚀掉电流通路的多余部分，电流通路与体引出在俯视角度呈现垂直或者成一角度的交叉结构；

步骤3：选择性地刻蚀掉体引出的上部；

步骤4：选择性地提高体引出的掺杂浓度或者在体引出的表面做合金；

步骤5：制备栅端介质，形成新型FinFET静电防护电压箝位装置。

进一步，步骤2中，选择性刻蚀的方法通过修改掩膜版的手段来达到。

进一步，步骤3中，通过包括控制ICP的刻蚀量的方法得到高度相较于电流通路更低的体引出；如果选择制备电流通路与体引出高度一致的结构，此步骤省略。

本发明具有以下有益效果：

1、通过上述方法将三维沟道的下半部分引出，最终得到新型FinFET静电防护电压箝位装置，这种结构使得寄生双极型晶体管的基区能够被固定而不再浮空。

2、新型FinFET静电防护电压箝位装置提高了增益，降低了维工艺轻微变化和不同批次影响的敏感度，降低了栓锁风险，提高了器件可靠性

3、新型FinFET静电防护电压箝位装置固定体电位的同时对沟道的控制能力不被明显减弱。

附图说明

图1是本发明实施例提供的新型FinFET静电防护电压箝位装置结构示意图；

图2是普通FinFET结构示意图；

图3是本发明实施例提供的新型FinFET静电防护电压箝位装置主要制备方法步骤1的示意图；