[发明专利]一种改善多芯片堆叠装片的结构及其工艺方法

说明书

技术领域

本发明涉及一种改善多芯片堆叠装片的结构及其工艺方法，属于半导体封装技术领域。

背景技术

目前半导体产品的发展趋势就是小型化，密集化，在尽可能小的区域内安装尽可能多的芯片，减少空间占用，提高空间利用率，且客户需求的封装一般都有尺寸要求，因此产品的封装尺寸是受限制的，同样的的封装尺寸，多芯片堆叠装片有效的减小了封装尺寸，满足现在的发展趋势，现有对多芯片装片存在一些问题，目前有以下几种：

1、多芯片装片时，装片区域不够大无法满足条件，此时需重新设计芯片或框架，且不一定能满足所需要求，如图1、图2所示，此时因装片区域不足迫使芯片堆叠布置，上层芯片部分区域悬空（圆圈位置），部分打线区域悬空，影响打线制程，使得上层芯片悬空打线区域没有足够的强度造成芯片应力断裂的问题；

2、芯片堆叠装片时，由于受尺寸的限制以及下层芯片与上层芯片尺寸接近的等因素影响，下层芯片的部分打线区域容易被上层芯片的装片所遮盖。

发明内容

本发明所要解决的技术问题是针对上述现有技术提供一种改善多芯片堆叠装片的结构及其工艺方法，在有限的空间内，它可以有效的增强多芯片装片的能力，增加将空间利用率，避免悬空打线区域因没有足够的强度造成芯片断裂的问题，同时也避免因空间不足造成下层芯片的部分打线区域容易被上层芯片的装片遮盖的问题。

本发明解决上述问题所采用的技术方案为：一种改善多芯片堆叠装片的结构，它包括框架基材，所述框架基材正面通过装片胶设置有下层芯片，所述框架基材正面通过贴膜设置有“工”字型支架，所述“工”字型支架正面通过装片胶设置有上层芯片，所述框架基材、下层芯片及上层芯片之间均通过焊线相连接，所述下层芯片、上层芯片、“工”字型支架和焊线外围包封有塑封料。

所述“工”字型支架为上大下小的“工”字型支架。

所述下层芯片的部分区域及部分焊线容置于“工”字型支架下面的空间。

所述下层芯片有多个。

一种改善多芯片堆叠装片的结构的工艺方法，所述方法包括以下步骤：

步骤一、取一框架基材；

步骤二、在框架基材上贴装下层芯片；

步骤三、下层芯片与框架基材之间进行打线作业；

步骤四、在框架基材上贴装“工”字型支架；

步骤五、在“工”字型支架上贴装上层芯片；

步骤六、上层芯片与框架基材之间进行打线作业；

步骤七、包封。

步骤二中使用刷胶或蘸胶工艺装片。

步骤二中下层芯片有多个。

一种改善多芯片堆叠装片的结构的另一工艺方法，

步骤一、取一框架基材；

步骤二、在框架基材上贴装多个下层芯片；

步骤三、在框架基材上贴装“工”字型支架；

步骤四、在“工”字型支架上贴装上层芯片；

步骤五、框架基材、下层芯片及上层芯片之间均通过焊线相连接；

步骤六、包封。

与现有技术相比，本发明的优点在于：

本发明一种改善多芯片堆叠装片的结构及其工艺方法，提高了框架基材的利用率，可以更方便布局，一方面避免上层芯片悬空打线区域因没有足够的强度支撑造成芯片应力断裂的问题，同时也避免因空间不足造成下层芯片的部分打线区域容易被上层芯片的装片遮盖的问题。

附图说明

图1为传统多芯片装片结构的示意图。

图2为传统多芯片装片结构的另一示意图。

图3为本发明一种改善多芯片堆叠装片的结构实施例1的示意图。

图4~图10为本发明一种改善多芯片堆叠装片的结构实施例1工艺方法的流程示意图。

图11为本发明一种改善多芯片堆叠装片的结构实施例2的示意图。

图12~图17为本发明一种改善多芯片堆叠装片的结构实施例2工艺方法的流程示意图。

图18~图24为本发明一种改善多芯片堆叠装片的结构实施例2另一工艺方法的流程示意图。

其中：

框架基材1

下层芯片2

上层芯片3

装片胶4

贴膜5

“工”字型支架6

焊线7

塑封料8。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例1：