[发明专利]半导体器件以及形成半导体器件的方法

说明书

本发明实施例提供一种半导体器件以及形成半导体器件的方法。该半导体器件包括：第一半导体区域，其具有第一传导类型；第二半导体区域，其具有第二传导类型。该第一半导体区域配置在该第二半导体区域内，在该第二半导体区域中形成有多个晶体缺陷，并且该第一半导体区域的至少一部分被多个晶体缺陷围绕。因此，可以考虑到侧向和纵向的电荷载体(电子和空穴)的重新组合，并且可以充分地减少半导体器件的切换时间。

技术领域

本发明实施例总体上涉及半导体领域，尤其涉及一种半导体器件以及形成半导体器件的方法。

背景技术

半导体器件(也可称为半导体元件、部件、装置，等等)可以包括基板(substrate，也可称为衬底)、半导体本体和电极。例如，主要用在所述基板和所述半导体本体中的材料可以是碳化硅(SiC)。此外，某些区域可以配置在该半导体本体内。

图1是示出了现有技术中的半导体器件的实例的一示意图。如图1所示，半导体器件100可包括半导体本体101和基板102。该半导体本体101至少可以包括具有第一传导类型(例如p类型，也可称为p掺杂)的第一半导体区域1011和具有第二传导类型(例如n类型，也可称为n掺杂)的第二半导体区域1012。

如图1所示，通过将非掺杂粒子引入该半导体本体101中，可以在该第二半导体区域1012内形成有多个晶体缺陷1013。相对于一维或二维缺陷，例如堆垛层错(stackingfaults)或基面位错(basal plane dislocations)而言，这些晶体缺陷1013可以被称为零维缺陷。

因此，可能在这些晶体缺陷1013发生电荷载体(电子和空穴)的重新组合。此外，这些晶体缺陷1013可以起到阻止其它缺陷将半导体本体101扩大的势垒的作用。这样，可以避免或者至少减少所述半导体器件的退化，例如这些半导体区域的电阻的增加和泄漏电流的增加。

本节的内容引入了多个方面，这些方面是为了对本发明实施例更好地理解。因此，应在此方面阅读本节的陈述，且不应理解为是对哪些是现有技术或哪些不是现有技术的认可。

发明内容

然而，发明人发现，这些晶体缺陷1013形成在该第二半导体区域1012的内部，并且配置在该第一半导体区域1011的下方；这样就难以充分地减少该半导体器件的切换时间。

为了至少解决上述这些问题中的一部分，本发明实施例提供各种方法、装置和器件。结合附图阅读下面对具体实施例的描述，可以理解本发明实施例的特征和优点，这些具体实施例通过实例描述了本发明实施例的原理。

总体上来讲，本发明实施例提供了一种半导体器件以及制造半导体器件的方法。本发明的目的之一在于充分地减少该半导体器件的切换时间。

根据本发明实施例的第一方面，提供一种半导体器件。该半导体器件包括：第一半导体区域，该第一半导体区域具有第一传导类型；第二半导体区域，该第二半导体区域具有第二传导类型。该第一半导体区域配置在该第二半导体区域内，在该第二半导体区域中形成有多个晶体缺陷，并且该第一半导体区域的至少一部分被这些晶体缺陷围绕。

在一个实施例中，该第一传导类型是p掺杂类型，该第二传导类型是n掺杂类型，并且在该第一半导体区域与该第二半导体区域之间形成p-n结。

在一个实施例中，这些晶体缺陷在该第二半导体区域的一个或多个侧部以及下部中形成。

在一个实施例中，所述一个或多个侧部与该第一半导体区域的一个或多个侧表面接触，并且该下部与该第一半导体区域的下表面接触。

在一个实施例中，这些晶体缺陷在所述侧部的浓度低于这些晶体缺陷在该下部的浓度。

在一个实施例中，这些晶体缺陷在所述侧部的浓度与这些晶体缺陷在该下部的浓度之比为从1:2至1:6。