[发明专利]电子封装件及其制法

说明书

一种电子封装件及其制法，其设置至少一电子元件与至少一调整件于一承载件上，且该调整件位于对应该电子元件的至少任两侧面的位置，再形成封装层于该承载件上以包覆该电子元件与调整件，之后移除该承载件，以通过该调整件的设置而减少该封装层的使用量，进而降低该电子封装件发生翘曲的机率。

技术领域

本发明有关一种半导体结构，尤指一种半导体封装结构及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化(miniaturization)的封装需求，扇出(Fan-Out)型的线路结构应用越来越普及，进而发展出晶圆级封装(Wafer Level Packaging，简称WLP)的技术，此技术经常使用封装胶体(molding compound)包覆晶片，再制作扇出型的线路重布层(Redistribution layer，简称RDL)，以电性连接该晶片。

如图1A至图1D，其为现有晶圆级半导体封装件1的制法的剖面示意图。

如图1A所示，提供一具有热化离型胶层(thermal release tape)11的承载件10。

接着，置放多个半导体元件12于该热化离型胶层11上，且该些半导体元件12具有相对的主动面12a与非主动面12b，其中，该主动面12a具有多个电极垫120，并以该主动面12a黏着于该热化离型胶层11上。

如图1B所示，以模压(molding)方式形成一封装胶体13于该热化离型胶层11上，以包覆该半导体元件12。

如图1C所示，进行烘烤制程以硬化该封装胶体13，且同时该热化离型胶层11因受热后会失去黏性，再一并移除该热化离型胶层11与该承载件10，以外露该半导体元件12的主动面12a。

如图1D所示，进行扇出型的线路重布层(RDL)制程，其形成一线路部14于该封装胶体13与该半导体元件12的主动面12a上，令该线路部14电性连接该半导体元件12的电极垫120。接着，形成一绝缘保护层15于该线路部14上，且该绝缘保护层15外露该线路部14的部分表面，以供结合如焊锡凸块的导电元件16。之后进行切单制程。

然而，当晶片设计越来越薄而晶圆尺寸越做越大时，若将晶片布设成重置构造(reconstruction)(也就是晶圆切单后，将晶片重新排设成长条状或晶圆状，如图1A所示)后制作扇出型线路结构，该封装胶体13在平面(xy轴)方向展开的面积将越来越大，致使热膨胀系数(Coefficient of thermal expansion，简称CTE)乘上大面积而放大的收缩/膨胀值也相对增加，造成封装结构容易产生翘曲(warpage)问题。

具体地，现有半导体封装件1的制法中，由于该半导体元件12与该封装胶体13热膨胀系数(CTE)不匹配(mismatch)，因而容易发生热应力不均匀的情况，致使热循环(thermalcycle)时，造成该封装胶体13翘曲，如图1D’所示，致使该线路部14与该半导体元件12的电极垫120间的对位产生偏移。故而，当该承载件10的尺寸越大时，各该半导体元件12间的位置公差亦随之加大，而当翘曲过大时，将使该线路部14无法与该电极垫120连接，也就是对该线路部14与该半导体元件12间的电性连接造成极大影响，甚至造成导电元件16损坏(如图1D’所示的破裂处)，因而造成良率过低及产品可靠度不佳等问题。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺失，本发明提供一种电子封装件及其制法，能降低电子封装件发生翘曲的机率。

本发明的电子封装件，包括：封装层；电子元件，其具有多个侧面且嵌埋于该封装层中；以及调整件，其嵌埋于该封装层中并与该电子元件分离设置，其中，该调整件对应位于该电子元件的至少二侧面之处，且该调整件的外形呈中空形、类L形或类I字形。