[发明专利]用于将与时钟信号有关的异步数据信号进行锁存的数据同步器

说明书

一种将与时钟信号有关的异步输入数据信号进行锁存的数据同步器。所述数据同步器包括：输入电路、第一传输门和第二传输门、第一反相器和第二反相器以及门控器。输入电路基于异步输入数据信号将第一数据节点和第二数据节点驱动至相反的逻辑状态。每个传输门耦合在输入数据节点和采集节点之间。反相器交叉耦合在采集节点之间。门控器能够在采集节点处于亚稳定期间保持传输门至少部分打开，以及当采集节点处于相反的逻辑状态时关闭传输门。采集节点可以以基本平衡的方式被缓存以提供缓冲输出，并且该缓冲输出可以被寄存到时钟域中。所述数据同步器可以采用FinFET器件实现。

相关申请的交叉引用

本申请与下列美国专利申请相关，该美国专利申请在此同时提交并且出于所有的意图和目的通过引用整体地结合于本申请。

技术领域

本发明大体涉及将与时钟信号有关的异步数据信号进行锁存，尤其涉及一种在出现亚稳态时延迟锁存器的采集时钟的数据同步器，以使数据信号可以被成功锁存，使得数据信号可以最终被成功寄存至由时钟信号控制的时钟域中。

背景技术

在数字系统中，亚稳态是一种非理想状态，在该状态下，数字信号或者二进制信号临时呈现出一种可能导致机器故障或电路故障的错误或无效状态。数字系统中的二进制信号具有一个无效状态，此时它的信号强度(电压或电流)不高不低，而是在一个中间的电压范围而致使它的逻辑状态不确定。当存在时钟偏移或者每当建立时间和保持时间发生冲突时，亚稳态就有可能产生。一个触发器可以用于将数据信号寄存至时钟域内。如果数据信号是从一个不同的时钟域产生的或者是一个异步信号，那么这个数据信号有可能改变违反触发器的建立时间和持续时间的状态，例如处在或邻近一个驱动触发器的时钟信号的有效边界。在上述时序冲突的情况下，触发器可能进入一个亚稳态，此时，在进入正确状态之前，触发器临时进入一个错误甚至无效的状态。

一个传统的解决方案是将数据信号传输通过两个串联耦合的寄存器，此时，第二寄存器提供用于从第一寄存器中清除该信号。然而，系统运行的越快，第二寄存器最终失败或寄存一个错误值的可能性就越高。另一个传统方法是简单向串联的寄存器中增加另外的寄存器，用于进一步减小失败的可能性。在许多数字电路中这个方法可能不理想，因为它会增加显著的延迟进而降低性能。

另一个传统解决方案依赖于调节单个晶体管的驱动能力的相关大小或比例的能力来检测亚稳定性。更新的科技，例如量化的FinFET技术，以降低调节单个晶体管大小和驱动能力为代价，来达到更高水平的扩展和表现水平。传统解决方案中所采用的技术，运用任何种类的技术包括最新FinFET技术或类似技术，并不能在所有运行条件下都保证适当的运行表现。

发明内容

根据一实施例，将与时钟信号有关的异步输入数据信号进行锁存的数据同步器包括一个输入电路、第一传输门和第二传输门、第一反相器和第二反相器以及一个门控器。输入电路将第一数据节点和第二数据节点驱动到相反的逻辑状态作为对异步输入数据信号的响应。第一传输门耦合在所述第一数据节点和第一采集节点之间，且具有至少一个控制端子，第二传输门耦合在所述第二数据节点和第二采集节点之间，且具有至少一个控制端子。第一反相器和第二反相器交叉耦合在所述第一采集节点和第二采集节点之间。作为对时钟信号的响应，门控器能够在所述采集节点处于亚稳态期间保持所述传输门至少部分打开，并且能够当所述采集节点都稳定至相反的逻辑状态时关闭所述传输门。