[发明专利]包含具有低带隙包覆层的沟道区的非平面半导体器件

说明书

描述了一种包含低带隙包覆层的沟道区的非平面半导体器件。例如，半导体器件包括被设置在衬底上方的由多条纳米线构成的竖直排列。每一条纳米线包括具有第一带隙的内部区域和包围所述内部区域的外部包覆层。所述包覆层具有第二较低带隙。栅叠置体被设置在所述纳米线中的每一条纳米线的所述沟道区上并且完全包围所述纳米线中的每一条纳米线的所述沟道区。所述栅极叠置体包括被设置在所述包覆层上并且包围所述包覆层的栅极电介质层和被设置在所述栅极电介质层上的栅极电极。源极区和漏极区被设置在所述纳米线的所述沟道区的任一侧上。

本申请为分案申请，其原申请是2015年2月17日进入中国国家阶段、国际申请日为2013年6月11日的国际专利申请PCT/US2013/045238，该原申请的中国国家申请号是201380044179.4，发明名称为“包含具有低带隙包覆层的沟道区的非平面半导体器件”。

技术领域

本发明的实施例涉及半导体器件的领域，并且具体地涉及包含具有低带隙包覆层的沟道区的非平面半导体器件。

背景技术

在过去几十年中，集成电路中特征的按比例缩放已经是日益增长的半导体产业的驱动力。按比例缩放到越来越小的特征实现了半导体芯片的有限基板面上的功能单元的增加密度。例如，缩小晶体管尺寸容许在芯片上并入增加数量的存储器件，导致制造具有增加容量的产品。然而，对更多容量的驱动不是没有问题。优化每一个器件的性能的必要性变得越来越显著。

由于低有效质量连同降低的杂质散射，由Ⅲ-Ⅴ族材料系统形成的半导体器件在晶体管沟道中提供异常高的载流子迁移率。这种器件提供高驱动电流性能并且对未来的低功率、高速逻辑应用显得有前途的。然而，在基于Ⅲ-Ⅴ族材料的器件的领域中仍然需要显著的改善。

另外，在集成电路器件的制造中，随着设备尺寸继续按比例缩小，诸如三栅极晶体管或环绕式栅极晶体管、诸如纳米线的多栅极晶体管已经变得更加普遍。许多不同技术已经尝试降低这种晶体管的结漏。然而，在结漏抑制的领域中仍然需要显著的改善。

附图说明

图1A示出了沿着常规的多线半导体器件的沟道区获得的横截面视图。

图1B是示出了针对图1A中的半导体器件的IOFF参数的仿真的绘图。

图2示出了根据本发明的实施例的沿着多线半导体器件的沟道区获得的横截面视图。

图3是根据本发明的实施例的表示具有包覆层的纳米线的带结构的绘图300(以能量(E)作为半径的函数的形式)。

图4示出了根据本发明的实施例的包含具有低带隙包覆层的沟道区的非平面半导体器件的成角视图。

图5A示出了根据本发明的实施例的包括具有低带隙包覆层的一个或多个沟道区的基于纳米线的半导体结构的三维横截面视图。

图5B示出了根据本发明的实施例的图5A中基于纳米线的半导体结构的沿着a-a’轴横切的截面沟道视图。

图5C示出了根据本发明的实施例的图5A中基于纳米线的半导体结构的沿着b-b’轴横切的截面间隔体视图。

图6A-6F示出了根据本发明的实施例的表示制造CMOS纳米线半导体结构的方法中的各个操作的三维横截面视图。

图7示出了根据本发明的一个实施方式的计算设备。

具体实施方式

描述了包含具有低带隙包覆层的沟道区的非平面半导体器件。在下面的描述中，阐述了许多具体细节，例如具体的集成度和材料域，以便提供对本发明的实施例的透彻理解。对于本领域技术人员将显而易见的是，本发明的实施例可以在没有这些具体细节的情况下得以实施。在其它情形中，诸如集成电路设计版图之类的众所周知的特征未详细描述，以便不会没有必要地模糊本发明的实施例。而且，应当理解的是，图中所示出的各个实施例是示例性表示，而不必按比例绘制。