[发明专利]数字数据储存单元及降低待机电流的方法

说明书

本发明揭露一种数字数据储存单元及降低待机电流的方法。包含：多个数字数据储存元件，各该数字数据储存元件包含一闩锁器且连接在一高数字电压轨以及一低数字电压节点之间；一开关装置，连接在该低数字电压节点以及一接地电压轨之间，在一待机期间内，选择性地浮接该低数字电压节点，可终止因MOSFET装置的通道扩散泄漏电流所引起的连接至接地电压的主要待机泄漏电流路径。在待机模式下，为保留该数字数据储存元件的储存数据，根据从被低频振荡器触发的脉波产生器所输出的多个矩形电压脉波，周期性地连接该低数字电压节点至该接地电压。因为除了将该低数位电压节点浮接之外，并没有施加任何外部电压偏压至该低数位电压节点，故资料恢复过程是立即的。

技术领域

本发明是有关于在数字电路中用以降低待机电流的方法，特别地，于一待机(standby)状态下，数字数据(digital data)储存元件(component)，例如：静态随机存取存储器单元(Static Random Access Memory(SRAM)cell)、正反器(flip-flop)、数据缓冲器(buffer)以及数据暂存器(register)，不但可大幅降低泄漏电流(leakage current)，也可保留储存的数字数据。同时，在一有效模式(active mode)(用来进行读/写操作)下，上述数字数据储存元件可立即复原(recover)原始储存数据。

背景技术

目前，数字电路是以互补式金属氧化物半导体(complementary metal oxidesemiconductor，CMOS)建构而成，其中N型及P型金氧半场效晶体管(metal oxidesemiconductor field effect transistor，MOSFET)装置(device)成一反向器(inverter)的互补对，如图1A所示。基本组合逻辑闸(combinational logic gates)，例如反及(NAND)闸及反或(NOR)闸，可被视为具有多个输入端及单一输出端的CMOS反向器的变形。举例而言，图1B的NAND2闸与图1C的NOR2闸分别都是具有二个输入端及单一输出端的CMOS反向器。另外，在数学上已被证明：可利用NAND闸、NOR闸及反向器闸的组合来进行所有逻辑计算。

在数字电路中，上述组合逻辑闸对数字输入数据进行逻辑计算操作，而数字存储器(memory)储存指令的数字信息以操作逻辑运算，及储存来自该些逻辑运算的输入/输出的数字数据。数字计算所消耗的功率可利用数学式表示为P～f×C×V_DD²，其中f表示时脉频率、C表示总主动(active)电路闸电容值(capacitance)以及V_DD表示数字电路的高数字供应电压。