[发明专利]数字数据储存单元及降低待机电流的方法

权利要求书

1.一种数字数据储存单元，其特征在于，包含：

多个数字数据储存元件，各该数字数据储存元件包含一闩锁器且连接在一高数字电压轨以及一低数字电压节点之间；以及

一开关装置，连接在该低数字电压节点以及一接地电压轨之间，其中在一待机期间内，该开关装置被关闭以一直浮接该低数字电压节点，其中V_ulmax(V_DD-V_M)，其中V_DD表示该高数字电压轨，V_M表示小于该高数字电压轨的设计裕量电压，V_ulmax表示在该待机期间内，具逻辑状态0的所述数字数据储存元件的输出节点的最终电压最大值。

2.如权利要求1所述的数字数据储存单元，其特征在于，各该数字数据储存元件是一SRAM单元、一正反器、一数据缓冲器以及一数据暂存器之其一。

3.如权利要求1所述的数字数据储存单元，其特征在于，在进行读取/写入操作期间内，该开关装置连接该低数字电压节点至该接地电压轨。

4.如权利要求1所述的数字数据储存单元，其特征在于，该开关装置为一N型MOSFET装置。

5.一种数字数据储存单元，其特征在于，包含：

多个数字数据储存元件，各该数字数据储存元件包含一闩锁器且连接在一高数字电压轨以及一低数字电压节点之间；以及

一开关装置，连接在该低数字电压节点以及一接地电压轨之间，其中在一待机期间内，该开关装置周期性地被关闭及被导通以周期性地浮接该低数字电压节点及将该低数字电压节点接地；

其中V_ulmax(V_DD-V_M)，其中V_DD表示该高数字电压轨，V_M表示小于该高数字电压轨的设计裕量电压，V_ulmax表示在该待机期间内，具逻辑状态0的所述数字数据储存元件的输出节点的最终电压最大值。

6.如权利要求5所述的数字数据储存单元，其特征在于，各该数字数据储存元件是一SRAM单元、一正反器、一数据缓冲器以及一数据暂存器之其一。

7.如权利要求5所述的数字数据储存单元，其特征在于，在该待机期间内，该开关装置根据多个周期电压脉波，周期性地被关闭及被导通。

8.如权利要求7所述的数字数据储存单元，其特征在于，各该周期电压脉波被分割为一脉波导通期间以及一脉波关闭期间，其中该开关装置于该脉波导通期间内，被导通以连接该低数字电压节点至该接地电压轨，以及于该脉波关闭期间内，被关闭以浮接该低数字电压节点。

9.如权利要求7所述的数字数据储存单元，其特征在于，更包含：

一低频振荡器，具有一输入端耦接至一有效节点，其中该开关装置是一N型MOSFET装置；

一脉波产生器，连接至该低频振荡器的输出端；以及

一逻辑或闸，具有一第一输入端耦接至该有效节点、一第二输入端耦接至该脉波产生器的输出端、以及一输出端耦接至该N型MOSFET装置的栅极；

其中，在进行读取/写入操作期间内，该有效节点被施加一第一电压位准以禁能该低频振荡器，以及在该待机期间内，该有效节点被施加一第二电压位准以致使该低频振荡器去触发该脉波产生器以产生所述周期电压脉波。

10.如权利要求7所述的数字数据储存单元，其特征在于，随着所述周期电压脉波的频率减少，所述数字数据储存元件的待机泄漏电流也跟着降低。