[发明专利]一种针对多负载DDRX互连的三维菊花链拓扑

说明书

技术领域

本发明涉及高速PCB(Printed Circuit Board)设计技术领域，具体涉及一种针对多负载DDRX互连的三维菊花链拓扑。

背景技术

在高速数字电路设计领域，DDRX存储容量和访问速率不断提升使得互连链路的非理想效应开始显著，主要表现在三方面：一是传输线效应导致信号延时、损耗等；二是信号过孔处的阻抗不连续导致信号反射；三是分支线造成的阻抗不连续和多负载效应造成信号反射；这些效应共同作用导致信号完整性问题频发，从而制约高速多负载DDRX互连设计实现。

菊花链互连拓扑作为一种提升多负载链路信号质量的有效手段，被广泛应用于高速(线速率≥0.8Gbps)DDRX的多片集成设计。在PCB层数较少(<16层)、厚度较薄(<2mm)的设计中，信号过孔长度较短，即菊花链的非理想分支线长度较短，因此其非理想效应表现不明显。在此情况下，设计人员一般将其考虑为一个二维平面结构来处理，即不关注PCB的分层走线策略引起的过孔分支线效应。

在以往的设计中，工程师往往采用常规菊花链拓扑结构来实现一驱多负载芯片的互连设计，如图1所示，信号由表层驱动器U1发出，通过过孔A分支到达10层或者11层(中间走线层)，随后通过中间走线层依次到达过孔B～过孔F，并通过各过孔分支到达负载U2～U9。

然而，随着电子系统集成度不断提升，PCB的复杂度也不断提升，其层数与厚度也不断增加，作为菊花链的非理想分支线的信号过孔已变得不可忽略，其非理想效应开始变得显著，并将在更高速(线速率≥1Gbps)的DDRX设计中表现更加显著。在非理想效应的影响下，各类信号反射错综复杂且相互叠加，使得关键信号的质量变差，如接收端时钟信号的边沿回沟、上冲、下冲、振铃等，接收端地址、控制、命令线的眼图的眼高和眼宽减小等，最终导致DDRX工作异常、数据传输误码等问题。因此，要在高速、高复杂度的PCB上实现高速多负载DDRX互连，在将PCB考虑为三维空间结构的前提下提出有效的优化策略是亟待解决的问题。

发明内容

有鉴于此，本发明提供了一种多负载DDRX互连的三维菊花链拓扑，能够降低互连链路的非理想效应，提高信号传输质量。

本发明的多负载DDRX互连的三维菊花链拓扑，在DDRX的PCB走线设计中，设置两类走线层：走线层A和走线层B；其中走线层A与表层的距离小于4层；走线层B与底层的距离小于4层；信号经过各个过孔交替流经走线层A和走线层B到达各个负载。

进一步的，信号由表层驱动器发出，经过孔A达到走线层A，然后经走线层A上的传输线到达下一个过孔B，信号通过过孔B的分支H1到达负载U2，并通过过孔B的分支H2到达走线层B，并通过过孔B的分支H3到达负载U3；随后，信号经走线层B上的传输线到达下一个过孔C，通过过孔C的分支H3到达负载U4，并通过过孔C的分支H2到达走线层A，并通过过孔C的分支H1到达负载U5；依次类推，信号依次流经走线层A和走线层B流经各个负载。

进一步的，信号由表层驱动器发出，经过孔A达到走线层B，然后经走线层B上的传输线到达下一个过孔B，信号通过过孔B的分支H3到达负载U3，并通过过孔B的分支H2到达走线层A，并通过过孔B的分支H1到达负载U2；随后，信号经走线层A上的传输线到达下一个过孔C，通过过孔C的分支H1到达负载U5，并通过过孔C的分支H2到达走线层B，并通过过孔C的分支H3到达负载U4；依次类推，信号依次流经走线层B和走线层A流经各个负载。

进一步的，对未连接在信号链路中的多余过孔进行背钻，缩短无用过孔长度。

进一步的，增加过孔的keep out，keep out的尺寸根据实际信号速率通过仿真确定。

有益效果：

本发明对现有常规菊花链拓扑进行改进，基于DDRX的PCB的三维空间结构，设置两类走线层，进行交替分层走线，利用三维PCB空间中过孔和传输线的有效组合，减小了各负载分支线的长度，从而有效减轻多负载分支线之间的反射，减小了非理想效应的影响，提高信号传输质量。

针对更高速率的多片DDRX集成设计，本发明提供过孔背钻和keep out处理，以减小过孔本身的非理想效应。

本发明提供的新型拓扑可为更高速、更高复杂度PCB上的DDRX多片集成设计提供有效手段。

附图说明

图1为常规菊花链互连拓扑结构示意图；

图2为三维菊花链互连拓扑结构1示意图；

图3为三维菊花链互连拓扑结构2示意图；

图4为过孔背钻处理示意图；