[发明专利]一种高速串行收发器接口电路

权利要求书

1.一种高速串行收发器接口电路，包括FPGA芯片以及与所述FPGA芯片连接的电路接口，所述FPGA芯片包括SERDES高速串行接口,所述SERDES高速串行接口包括输出端口与输入端口,其特征在于：所述FPGA芯片的输出端口与输入端口分别连接有第一隔离电路与第二隔离电路；

所述第一隔离电路与FPGA芯片的输出端口连接，所述第一隔离电路包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输出端口连接，终止端接地，另一电感的起始端连接有第一共模电感，所述第一共模电感包括输入端与输出端，与第一共模电感连接的电感的起始端与输入端连接，所述输出端与电路接口连接；

所述第二隔离电路与FPGA芯片的输入端口连接，所述第二隔离电路包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输入端口连接，终止端接地，另一电感的起始端连接有第二共模电感，所述第二共模电感包括输入端与输出端，与第二共模电感连接的电感的起始端与输出端连接，所述输入端与电路接口连接。

2.根据权利要求1所述的一种高速串行收发器接口电路，其特征在于：所述输出端口为差分信号输出端口，包括第一输出端口与第二输出端口；

所述第一隔离电路包括与第一输出端口连接的第一输出电感组以及与第二输出端口连接的第二输出电感组；

所述第一输出电感组包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输出端口连接，终止端接地，另一电感的起始端连接有第一共模电感，所述第一共模电感包括第一输入端、第二输入端、第一输出端以及第二输出端，与第一共模电感连接的电感的起始端与第一输入端连接，所述第一输出端与电路接口连接；

所述第二输出电感组也包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输出端口连接，终止端接地，另一电感的起始端连接有第一共模电感，与第一共模电感连接的电感的起始端与第二输入端连接，所述第二输出端与电路接口连接。

3.根据权利要求2所述的一种高速串行收发器接口电路，其特征在于：所述第二隔离电路与FPGA芯片的输入端口连接，所述输入端口为差分信号输入端口，包括第一输入端口与第二输入端口；

所述第二隔离电路包括与第一输入端口连接的第一输入电感组以及与第二输入端口连接的第二输入电感组；

所述第一输入电感组包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输入端口连接，终止端接地，另一电感的起始端连接有第二共模电感，所述第二共模电感包括第一输入端、第二输入端、第一输出端以及第二输出端，与第二共模电感连接的电感的起始端与第一输出端连接，所述第一输入端与电路接口连接；

所述第二输入电感组包括两个相互感应设置的电感，所述两个电感的起始端互为同名端，所述两个电感的终止端互为同名端，所述两个电感的其中一电感的起始端与第一输入端口连接，终止端接地，另一电感的起始端连接有第二共模电感，与第二共模电感连接的电感的起始端与第二输出端连接，所述第二输入端与电路接口连接。

4.根据权利要求2所述的一种高速串行收发器接口电路，其特征在于：所述与第一输出端口连接的电感的终止端通过电阻接地，所述电阻为50-150Ω；所述与第二输出端口连接的电感的终止端通过电阻接地，所述电阻为50-150Ω；所述与第一共模电感第一输入端连接的电感的终止端通过电容与电阻构成的并联电路接地，所述电容为0.1uF，所述电阻为50-150Ω；所述与第一共模电感第二输入端连接的电感的终止端通过电容与电阻构成的并联电路接地，所述电容为0.1uF，所述电阻为50-150Ω。