[发明专利]一种3D NAND存储器存储单元结构及其制造方法

说明书

本申请实施例提供了一种3D NAND存储器存储单元结构及其制造方法。该制造方法在形成垂直存储单元串时，将位于垂直存储单元串顶部的至少一层存储单元层中的电荷陷阱层氮化硅替换为氧化硅，该位于垂直单元串顶部的至少一层存储单元层就形成了MOS管，将该MOS管作为3D NAND存储器的漏极选择管，因此，相较于现有技术中的漏极选择管，本申请制造出的漏极选择管中的栅极氧化层中不包括电荷陷阱层，因此，在存储器实际工作中，漏极选择管不会产生电荷存储和释放现象，因而，减少了垂直沟道漏电的现象，有利于降低存储器读失效风险并延长存储器寿命。而且采用MOS管具有较好的开关特性，因此，本申请制造出的漏极选择管具有更好的开关特性。

技术领域

本申请涉及存储器技术领域，尤其涉及一种3D NAND存储器存储单元结构及其制造方法。

背景技术

现有的3D NAND存储器存储单元结构的制造方法中，源极选择管(Ground SelectGate,GSG)实际为MOS管，而漏极选择管(String Select Gate，SSG)的制造工艺与存储单元的制作工艺一致，即形成漏极选择管的栅极氧化层(Gate Oxide)通常包含了一层电荷陷阱层(Charge Trap Layer)氮化硅。

由于现有的这种漏极选择管的栅极氧化层中含有电荷陷阱层，导致在存储器的实际工作中，漏极选择管也会不可避免的有轻微的电荷存储和释放，这将容易引发漏极选择管栅极阈值电压漂移，从而导致垂直沟道导通电流变化甚至漏电现象。在存储器使用多次，经过反复读写后，该现象更为明显，最终将引起存储器的读失效。

发明内容

有鉴于此，本申请提供了一种3D NAND存储器存储单元结构及其制造方法，以使其漏极选择管栅极氧化层不包含电荷陷阱层，使漏极选择管拥有更好的开关特性，减少垂直沟道的漏电现象。

为了解决上述技术问题，本申请采用了如下技术方案：

一种3D NAND存储器存储单元结构的制造方法，包括：

在衬底上形成具有阶梯形貌的氮化硅/氧化硅交替堆叠结构；

在所述氮化硅/氧化硅交替堆叠结构上形成沟道孔；所述沟道孔包括上下贯通的第一半径沟道孔和第二半径沟道孔，所述第一半径沟道孔位于所述第二半径沟道孔的下方，所述第二半径沟道孔贯穿至少一层氮化硅；所述第二半径大于所述第一半径；

在所述第一沟道孔的底部形成外延层；所述外延层的上表面超过位于堆叠结构最底层的氮化硅层的上表面；

在所述第一半径沟道孔和所述第二半径沟道孔内依次形成电荷阻挡层、电荷陷阱层以及电荷遂穿层以及多晶硅沟道；

沿沟道竖直方向向下刻蚀所述第一半径沟道孔和所述第二半径沟道孔内多晶硅以及电荷阻挡层、电荷陷阱层和电荷遂穿层，直至露出所述外延层；

沿所述第一半径沟道孔和所述第二半径沟道孔表面沉积多晶硅，所述多晶硅与外延层连通；

向所述第一半径沟道孔和所述第二半径沟道孔内填充氧化硅；

在所述第二半径沟道孔内形成氧化硅凹槽；所述氧化硅凹槽的底部为氧化硅，侧壁为多晶硅；

在所述氧化硅凹槽内填充多晶硅并形成漏极接触结构；

将所述第二半径沟道孔内的电荷陷阱层替换为氧化硅层；

将所述氮化硅/氧化硅交替堆叠结构中的氮化硅替换为金属介质，形成各层金属栅极。

可选地，所述第二半径与所述第一半径的差值大于预设值，所述预设值为待形成的存储单元结构的电荷阻挡层、电荷陷阱层以及电荷遂穿层的厚度之和。

可选地，所述在所述氮化硅/氧化硅交替堆叠结构上形成沟道孔，具体包括：