[发明专利]半导体存储元件及其制造方法

说明书

一种半导体存储元件，包括基底、多个第一隔离结构以及多个第二隔离结构。基底包括周边区与阵列区。第一隔离结构位于周边区的基底中。第二隔离结构位于阵列区的基底中。第一隔离结构的材料与第二隔离结构的材料不同。各第一隔离结构的宽度大于各第二隔离结构的宽度。

技术领域

本发明涉及一种半导体元件及其制造方法，且特别涉及一种半导体存储元件及其制造方法。

背景技术

随着半导体技术的进步，为了达到降低成本、简化工艺步骤以及节省芯片面积的需求，将存储单元阵列区与周边电路区的元件整合在同一芯片上已然逐渐成为一种趋势。随着元件的尺寸不断地缩小，为了防止相邻的元件之间发生短路的现象，因此元件与元件之间的隔离则变得相当重要。

一般而言，常使用可流动性介电材料来当作隔离结构的材料。然而，在进行热处理以移除可流动性介电材料中的溶剂时，由于可流动性介电材料的应力(stress)或缩小(shrinkage)，而使得周边电路区中的基底或隔离结构产生严重的错位(dislocation)问题，更甚至造成裂纹(crack)或破裂情况。倘若在基底或隔离结构中具有裂纹或破裂，将会使得隔离结构的隔离能力劣化，进而造成元件的漏电流或元件的可靠度变差等问题。

发明内容

本发明提供一种半导体存储元件及其制造方法，其可避免周边电路区中的基底或隔离结构产生错位或裂纹，进而降低元件的漏电流并提升元件的可靠度。

本发明提供一种半导体存储元件，包括基底、多个第一隔离结构以及多个第二隔离结构。基底包括周边区与阵列区。第一隔离结构位于周边区的基底中。第二隔离结构位于阵列区的基底中。第一隔离结构的材料与第二隔离结构的材料不同。各第一隔离结构的宽度大于各第二隔离结构的宽度。

本发明提供一种半导体存储元件的制造方法，其步骤如下。提供基底，其包括周边区与阵列区。在周边区的基底上形成多个第一叠层结构。在第一叠层结构之间分别形成多个第一沟道。第一沟道自第一叠层结构的顶面延伸至基底中。在阵列区的基底上形成多个第二叠层结构。在第二叠层结构之间分别形成多个第二沟道。第二沟道自第二叠层结构的顶面延伸至基底中。第二沟道的宽度小于第一沟道的宽度。将第一隔离材料同时填入第一沟道与第二沟道中。在阵列区的基底上形成掩模图案。掩模图案暴露出第一沟道中的第一绝缘材料的顶面。以掩模图案为掩模，移除第一沟道中的第一隔离材料的至少一部分。在第一沟道中形成第二隔离材料。进行热处理。

基于上述，本发明藉由将可流动性介电材料同时填入周边区的第一沟道与阵列区的第二沟道中，使得可流动性介电材料可填满具有高深宽比的第二沟道。接着，移除第一沟道中的可流动性介电材料的至少一部分。之后，将化学气相沉积氧化物形成在第一沟道中。在进行后续热处理以移除可流动性介电材料的溶剂时，由于第一沟道中的可流动性介电材料与基底之间的面积已降低，因此，周边区的基底或隔离结构不易产生错位与裂纹。如此一来，本发明的周边区与阵列区的隔离结构皆具有较佳的隔离能力，进而降低元件的漏电流、增加元件的击穿电压并提升元件的可靠度。

为让本发明的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。

附图说明

图1是依照本发明第一实施例的一种半导体存储元件的制造方法的流程图。

图2A至图2H是依照本发明第一实施例的一种半导体存储元件的制造方法的剖面示意图。

图3是依照本发明第二实施例的一种半导体存储元件的制造方法的流程图。

【符号说明】

10：第一沟道

12：第二沟道

100：基底

100T：最高顶面

102：第一栅介电层