[发明专利]半导体存储元件及其制造方法

权利要求书

1.一种半导体存储元件，包括：

基底，包括周边区与阵列区；

多个第一隔离结构，位于所述周边区的所述基底中；以及

多个第二隔离结构，位于所述阵列区的所述基底中，其中所述第一隔离结构的材料与所述第二隔离结构的材料不同，且各所述第一隔离结构的宽度大于各所述第二隔离结构的宽度；

其中各所述第一隔离结构的深宽比介于0.04至2之间，各所述第二隔离结构的深宽比介于10至35之间；

其中，各所述第一隔离结构包括下部结构，所述下部结构的顶面与所述基底的最高顶面之间的距离至少大于

2.如权利要求1所述的半导体存储元件，其中各所述第一隔离结构的宽度介于0.2微米至8微米之间，各所述第二隔离结构的宽度介于0.01微米至0.03微米之间。

3.如权利要求1所述的半导体存储元件，其中各所述第一隔离结构还包括位于所述下部结构上的上部结构，所述下部结构的材料与所述第二隔离结构的材料相同且同时形成，所述上部结构的材料与所述第二隔离结构的材料不同。

4.一种半导体存储元件的制造方法，包括

提供基底，其包括周边区与阵列区；

在所述周边区的所述基底上形成多个第一叠层结构；

在所述第一叠层结构之间分别形成多个第一沟道，所述第一沟道自所述第一叠层结构的顶面延伸至所述基底中；

在所述阵列区的所述基底上形成多个第二叠层结构；

在所述第二叠层结构之间分别形成多个第二沟道，所述第二沟道自所述第二叠层结构的顶面延伸至所述基底中，其中所述第二沟道的宽度小于所述第一沟道的宽度；

将第一隔离材料同时填入所述第一沟道与所述第二沟道中；

在所述阵列区的所述基底上形成掩模图案，所述掩模图案暴露出所述第一沟道中的第一绝缘材料的顶面；

以所述掩模图案为掩模，移除所述第一沟道中的所述第一隔离材料的至少一部分；

在所述第一沟道中形成第二隔离材料；以及

进行热处理；

其中以所述掩模图案为掩模，移除所述第一沟道中的所述第一隔离材料的所述至少一部分的步骤更包括：完全移除所述第一沟道中的所述第一隔离材料。

5.如权利要求4所述的半导体存储元件的制造方法，其中移除所述第一沟道中的所述第一隔离材料的所述至少一部分之后，所述第一隔离材料的剩余部分的顶面与所述基底的最高顶面之间的距离至少大于

6.如权利要求4所述的半导体存储元件的制造方法，其中所述第一隔离材料包括可流动性介电材料，其形成方法包括旋涂式介电法(SOD)、可流动性化学气相沉积法(flowablechemical vapor deposition，FCVD)或其组合。

7.如权利要求4所述的半导体存储元件的制造方法，其中所述第二隔离材料包括化学气相沉积氧化物，其形成方法包括高密度等离子体化学气相沉积法(HDP CVD)、高深宽比填沟工艺(e-HARP)或其组合。