[发明专利]一种嵌入处理器的总线协议异步逻辑电路实现装置

说明书

一种嵌入处理器的总线协议异步逻辑电路实现装置，用于将嵌入处理器的存取时序逻辑转换为标准AMBA的ahb_bus总线存取协议；该装置包括由同一时钟控制的嵌入处理器、总线协议异步逻辑模块和AMBA模块；在嵌入处理器总线的数据位宽和AMBA模块的ahb_bus总线的数据位宽相互成倍数的情况下，不但可以处理跨时钟域的嵌入处理器和系统总线间的数据交换，而且可以使用更多的位宽数据总线，在相同的时钟频率下同时传输更多的数据，提高了带宽性能。本发明解决了特定嵌入处理器统一存取外部设备的接口问题，即以较小的逻辑电路资源，实现通用存取的目的。

技术领域

本发明涉及集成电路技术领域，尤其涉及属于芯片硬件的逻辑设计，特别地涉及一种应用于嵌入处理器的总线协议异步逻辑电路实现装置。

背景技术

自微处理器的问世以来，嵌入式系统得到了飞速的发展，嵌入式处理器毫无疑问是嵌入式系统的核心部分，嵌入式处理器直接关系到整个嵌入式系统的性能。通常情况下嵌入式处理器(例如，微控制单元MicroController Unit；MCU)被认为是对嵌入式系统中运算和控制核心器件总的称谓，是嵌入式系统的核心，是控制、辅助系统运行的硬件单元。

嵌入式处理器设计方案众多，架构各异，各有特色，但是从本质上看都是基于某个时钟同步工作，嵌入式处理器依次发起读入、等待、写出等一系列数据交互操作。

本领域技术人员清楚，总线最根本的作用是把各种接口协议统一转换，使得各个模块可以交互数据。总线性能体现为：数据位宽width、时钟延迟delay、工作频率freq、潜伏周期latency、理论最大带宽bandwidth、平均数据吞吐throughput、实测随机读写综合效率efficiency等参数。

一般总线上有以下四类基本操作：读入Read、写出Write、等待Stall、完成Done，分别简记为R/W/S/D。一般地，嵌入处理器的存取接口包括寻址、读入/写出、等待、响应等多个阶段。嵌入式处理器的接口协议是比较复杂的，可以包括指令和数据，一般包括读入和写出的不同方向。

请参阅图1，图1所示为现有技术中嵌入式处理器的单一写出时序示意图；如图所示，嵌入处理器为32位机，Read为读出请求信号，Write为写入请求信号，Addr[31:2]为存取地址，BE[3:0]为写字节有效，WData[31:0]为写入数据，Stall为暂停等待标示，Clk为同步时钟。

请参阅图2，图2所示为现有技术中嵌入式处理器的单一读入时序示意图。如图所示，嵌入处理器为32位机，Read为读出请求信号，Write为写入请求信号，Addr[31:2]为存取地址，BE[3:0]为写字节有效，WData[31:0]为写入数据，Stall为暂停等待标示，RData[31:0]为读出数据，RBE[3:0]为读字节有效，Clk为同步时钟。

从图1和图2可以看出，读出请求信号Read/写入请求信号Write操作是不可能同时发出的，即当图1中的读出请求信号Read操作为低电平，才可以进行单一写入请求信号Write操作；同理，当图2中的写入请求信号Write操作为低电平时，才可以进行单一读出请求信号Read操作。

一般地，嵌入式处理器为了提高性能，其工作频率可能较高，而总线上连接的设备较多，同步总线的工作时钟必须就低不就高，如果总线上连接的设备均工作在下限，它们的工作时钟频率不会很快，即存在不同时序之间性能的损耗，因此，嵌入式处理器存取接口的可移植性/兼容性至关重要。

为了解决这一矛盾，业界也考虑采用非对称异步电路实现协议转换，使嵌入处理器和与之相连的总线外设工作在不同频率的情况下实现最大带宽。然而，跨时钟域的异步电路设计方法比较复杂。

发明内容