[发明专利]一种嵌入处理器的总线协议异步逻辑电路实现装置

权利要求书

1.一种嵌入处理器的总线协议异步逻辑电路实现装置，用于将所述嵌入处理器的存取时序逻辑转换为标准AMBA的ahb_bus总线存取协议；其中，所述嵌入处理器的数据位宽为N，且所述标准AMBA的ahb_bus总线的数据位宽M为N的整数倍，或所述嵌入处理器的数据位宽N为所述标准AMBA的ahb_bus总线的数据位宽M的整数倍，其中，N、M为2的幂次方；其特征在于，包括由嵌入处理器、总线协议异步逻辑模块和AMBA模块；时钟信号Clk连接所述嵌入处理器和所述总线协议异步逻辑模块的时钟输入端，总线时钟HCLK连接所述总线协议异步逻辑模块和所述AMBA模块的时钟输入端；其中，所述时钟信号Clk和总线时钟HCLK为异步时钟；

所述总线协议异步逻辑模块包括与所述嵌入处理器交互数据的第一接口单元、转换单元和与所述AMBA模块交互数据的第二接口单元；所述嵌入处理器输出读出请求信号Read、写入请求信号Write、存取地址Addr[N-1:2]、写字节有效BE[3:0]和写入数据WData[N-1:0]输出到所述第一接口单元，所述第一接口单元将暂停等待标示Stall、读出数据RData[N-1:0]和读字节有效RBE[3:0]输入到所述嵌入处理器；所述第二接口单元将控制信号HTRANS[1:0]、存取地址总线HADDR[M-1:0]、写入数据HWRITE和写入数据总线HWDATA[M-1:0]输入到所述AMBA模块；所述AMBA模块将总线状态标示HREADY和读出数据总线HRDATA[M-1:0]输入到所述第二接口单元；

所述转换单元执行如下操作：

所述嵌入处理器的输出地址总线Addr[N-1:2]扩展为所述AMBA模块的存取地址总线HADDR[M-1:0]，其中，所述存取地址总线HADDR[M-1:0]的低两位[1:0]对应所述嵌入处理器输出的BE[3:0]或者保持BE[3:0]的两位为0；

所述嵌入处理器输出的读出请求信号Read/写入请求信号Write等效为所述AMBA模块的写入数据HWRITE；

所述嵌入处理器输出的写出数据WData[N-1:0]等效于所述AMBA模块的写入数据总线HWDATA[M-1:0]；

所述嵌入处理器的输入暂停等待标示Stall来源于所述总线协议异步逻辑模块的输出，所述暂停等待标示Stall的逻辑依赖于所述AMBA模块的所述总线状态标示HREADY；

所述嵌入处理器的输入RData[N-1:0]来源于所述总线协议异步逻辑模块的输出，如果所述嵌入处理器的数据位宽N大于所述标准AMBA的ahb_bus总线的数据位宽M的Y倍，所述总线协议异步逻辑模块分Y次发送数据，每次输出的数值位宽等于所述AMBA模块的存取地址总线HRDATA[M-1:0]的数值位宽；其中，Y为大于等于1的正整数；

如果所述嵌入处理器的数据位宽N小于所述标准AMBA的ahb_bus总线的数据位宽M的X倍，所述总线协议异步逻辑模块的输出数值位宽等于所述AMBA模块的存取地址总线HRDATA[M-1:0]的X分之一的数值位宽；即所述AMBA模块的存取地址总线HRDATA[M-1:0]接收X次所述总线协议异步逻辑模块的输出数值；X为大于1的正整数；

所述嵌入处理器的输入读字节有效RBE[3:0]来源于所述总线协议异步逻辑模块的输出，其逻辑依赖于所述嵌入处理器的输出写字节有效BE[3:0]，且与读出数据RData[N-1:0]同时有效；

所述嵌入处理器的输入RBE[3:0]来源于所述总线协议异步逻辑模块的输出，所述总线协议异步逻辑模块的逻辑依赖于所述嵌入处理器的输出BE[3:0]，与RData[N-1:0]同时有效；

控制信号HTARNS对应于所述嵌入处理器的输出读出请求信号Read/写入请求信号Write和写字节有效BE[3:0]同时有效的情况。

2.根据权利要求1所述的装置，所述N选自8、16、32、64和128中的一个数据；所述M选自8、16、32、64和128中的一个数据。