[发明专利]一种三维存储器的制备方法及其结构

说明书

本发明提供的一种三维存储器的制备方法及其结构，通过将上层接触孔和对准标记的掩膜图形组合在同一张掩膜上，从而减少了掩膜数量，降低了三维存储器的制造成本，减少三维存储器的生产周期。

技术领域

本发明涉及半导体器件及其制造领域，尤其涉及一种三维存储器的制备方法及其结构。

背景技术

随着市场需求对存储器容量的不断提高，传统的基于平面或二维结构的存储器在单位面积内可提供的存储单元数量已经接近极限，无法进一步满足市场对更大容量存储器的需求。就如同在一块有限的平面上建立的数间平房，这些平房整齐排列，但是随着需求量的不断增加，平房的数量不断井喷，可最终这块面积有限的平面只能容纳一定数量的平房而无法继续增加。平面结构的存储器已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。

为了解决上述困难，业界提出了三维存储器(3D NAND)的概念，其是一种新兴的闪存类型，通过把内存颗粒堆叠在一起来解决2D或者平面NAND闪存带来的限制。不同于将存储芯片放置在单面，新的3D NAND技术，垂直堆叠了多层数据存储单元，具备卓越的精度。基于该技术，可打造出存储容量比同类NAND技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。利用新的技术使得颗粒能够进行立体式的堆叠，从而解决了由于晶圆物理极限而无法进一步扩大单晶片可用容量的限制，在同样体积大小的情况下，极大的提升了存储器颗粒单晶片的容量体积，进一步推动了存储颗粒总体容量的飙升。根据在垂直方向堆叠的颗粒层数不同，3D NAND颗粒又可以分为32层、48层甚至64层颗粒的不同产品。虽然，3D NAND技术能够在同等体积下，提供更多的存储空间，但是这项堆叠技术有着相当的操作难度，目前还面临诸多技术问题有待解决。

如图1所示，三维存储器一般包括外围电路区11以及阵列存储区12，为了将阵列存储区金属栅极13接出，一般通过台阶的方式先横向再纵向走线，纵向走线就是台阶区钨塞接触(SSCT)。随着堆叠层数的增多，不仅对薄膜质量与厚度提出更高的要求，而且给蚀刻工艺带来更高的挑战，三维存储器蚀刻工艺更高的深宽比要求硬掩膜的厚度越来越厚，更厚的硬掩膜相应的对光刻带来挑战，甚至当硬掩膜薄膜厚度达到一定的厚度时，光刻工艺要求的套刻对准就不能进行，如图2所示，这时就需要单独出版一张掩膜用于制备对准标记(alignment mark，AM)14。三维存储器层数越多对SSCT制造挑战越大，为了降低SSCT蚀刻选择比的要求，一般将SSCT分成多次曝光多次蚀刻的方式。如图3-6所示的例子，将SSCT的制备分成两次制备，即上层接触孔UT(Upper Tier，CT)18和下层接触孔LT(Lower Tier，CT)的制备。具体的工艺流程为：如图3所示，沉积用于形成UT的第一硬掩膜15；如图4所示，沉积用于形成UT的第一光阻层16，并利用曝光和蚀刻工艺将所述第一光阻层和第一硬掩膜图案化，形成与UT对应的图案17；如图5所示，利用图案17，通过蚀刻工艺得到UT18；如图6所示，重复以上步骤，依次形成第二硬掩膜19和第二光阻层20，并利用曝光和蚀刻工艺将所述第二光阻层和第二硬掩膜图案化，形成与LT对应的图案21，利用图案21，通过蚀刻工艺得到LT。通过以上现有的形成三维存储器对准标记以及上层和下层接触孔的工艺流程介绍，可以看出，为了对UT和LT进行套刻对准，就需要先制备用于套刻对准的标记，而这就需要相应的增加一层掩膜来制备该对准标记。增加一层掩膜对于半导体集成电路工艺来说就会带来成本的增加。

发明内容

本发明的目的就是为了解决以上问题，减少三维存储器制备过程中的掩膜数目，从而降低工艺成本，减少三维存储器的生产周期。本发明的目的是通过以下技术方案实现的。

一种三维存储器的制备方法，其特征在于，包括如下步骤：

提供一基板，在所述基板上形成三维存储器的外围电路区和阵列存储区；