[发明专利]一种基于FPGA的主备时钟相位对齐装置及方法

权利要求书

1.一种基于FPGA的主备时钟相位对齐装置，所述主备时钟包括主用板时钟和备用板时钟，其特征在于，包括：

延时器，用于实现对所述主用板时钟和所述备用板时钟的可控精细延时调整；

检测器，用于实现延时后所述主用板时钟和所述备用板时钟相位关系的检测，并将检测结果输出给控制器；

所述控制器，用于实现检测结果的决策并发出控制命令给所述延时器以完成所述主用板时钟和所述备用板时钟相位关系调整；

所述延时器包括可调延时单元，所述可调延时单元由多个所述FPGA底层的精细延时子单元级联扩展而成，最后一级延时子单元的输出固定在所述FPGA片内的时钟缓冲上以作为检测器路径分析的起点；

所述延时器还包括延时管理模块，延时管理模块用于提供复位和延时调整的功能，并通过请求-应答接口提供给所述控制器，其中延时调整包括正向调整和负向调整；

延时管理模块还用于提供当前总延时的实时值给控制器；

当请求是复位功能时，所述延时管理模块复位所有延时子单元，并载入预设的初始延时值，等待延时单元输出稳定后，给出复位应答；

当请求是延时调整功能时，所述延时管理模块根据当前延时值和调整方向，对每级延时子单元的时钟输入进行分析，当需要调整的延时子单元的输入信号进入低电平的平坦区域时执行调整，等待被调整的延时子单元输出稳定后，给出延时调整应答。

2.根据权利要求1所述的基于FPGA的主备时钟相位对齐装置，其特征在于，所述预设的初始延时值设置为延时子单元最大可设延时值的一半。

3.根据权利要求2所述的基于FPGA的主备时钟相位对齐装置，其特征在于，所述延时器为两个，分别为第一延时器和第二延时器，所述第一延时器的时钟信号记为时钟A，所述第二延时器的时钟信号记为时钟B，所述检测器包括采样寄存器、同步器、相位判断逻辑模块，使用时钟采样的方式来判断相位关系，当时钟A采样时钟B时，时钟A到采样寄存器时钟端口路径延时记为Tclock_A，时钟B到采样寄存器数据端口路径延时记为Tdata_B，两者相差Δ=Tdata_B-Tclock_A。

4.根据权利要求3所述的基于FPGA的主备时钟相位对齐装置，其特征在于，所述控制器在上电初始化完成后，在两路时钟都存在的情况下，执行复位操作以载入初始延时值，控制器分别向两路延时器发起复位请求，得到两路延时器的复位应答后，完成复位；

所述控制器通过逐拍减小时钟A延时或增大时钟B延时，减小相位差A-B，直至扫描到不确定区域的左边界，记录当前延时差A-B为L；

所述控制器通过逐拍增大时钟A延时或减小时钟B延时，增大相位差A-B，扫描出右边界，记录当前延时差A-B为R；

所述控制器将延时差A-B调整到（L+R）/2，以完成相位对齐。

5.根据权利要求4所述的基于FPGA的主备时钟相位对齐装置，其特征在于，所述控制器用于发生主备倒换事件后，直接扫描左右边界得到延时差。