[发明专利]选择电路

权利要求书

1.一种选择电路，其特征在于，包括：复位信号单元、时钟脉冲单元、多个依次连接的时序控制单元和多个逻辑输出单元；

所述时钟脉冲单元的输出端与各个依次连接的时序控制单元中的第一个时序控制单元的时钟脉冲输入端连接，所述复位信号单元的输出端分别与各个时序控制单元的复位信号输入端连接，每一个逻辑输出单元的输入端分别连接每个时序控制单元的输出端中的一个输出端，每一个时序控制单元的输出端包括正信号输出端和反信号输出端；

当所述复位信号单元的输入端输入高电平时，所述复位信号单元的输出端输出低电平，各个时序控制单元的正信号输出端输出低电平，各个时序控制单元的反信号输出端输出高电平，各个逻辑输出单元中的第一逻辑输出单元输出有效电平信号；当所述复位信号单元的输入端输入低电平时，所述复位信号单元的输出端输出高电平，所述时钟脉冲单元输出时钟脉冲信号到第一个时序控制单元，第一个时序控制单元根据所述时钟脉冲信号的周期个数通过正信号输出端输出一个正信号，通过反信号输出端输出一个反信号，且将正信号输出至与第一个时序控制单元连接的下一级时序控制单元和第二逻辑输出单元，将反信号输出至第三逻辑输出单元，各个时序控制单元中除第一个时序控制单元外剩余的每一级时序控制单元根据与其连接的上一级时序控制单元输出的正信号通过正信号输出端输出一个正信号，通过反信号输出端输出一个反信号，且将正信号输出至与其连接的下一级的时序控制单元和第四逻辑输出单元，将反信号输出至第五逻辑输出单元，各个逻辑输出单元中除所述第一逻辑输出单元外剩余的逻辑输出单元中的一个逻辑输出单元输出有效电平信号。

2.根据权利要求1所述的选择电路，其特征在于，时序控制单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器和第六反相器；

所述第一反相器的输入端与所述时钟脉冲单元的输出端或与其连接的上一级时序控制单元的输出端连接，所述第一反相器的输出端分别与所述第三PMOS管的栅极、所述第三NMOS管的栅极和所述第二反相器的输入端连接，所述第二反相器的输出端分别与所述第一NMOS管的栅极和第五PMOS管的栅极连接，所述第二PMOS管的源极与第一电源连接，所述第二PMOS管的漏极与所述第三PMOS管的源极连接，所述第三PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一NMOS管的源极与所述第二NMOS管的漏极连接，所述第二NMOS管的源极接地，所述第四PMOS管的源极与第二电源连接，所述第四PMOS管的漏极与所述第五PMOS管的源极连接，所述第五PMOS管的漏极与所述第三NMOS管的漏极连接，所述第三NMOS管的源极与所述第四NMOS管的漏极连接，所述第四NMOS管的源极接地，所述第一PMOS管的源极与第三电源连接，所述第一PMOS管的栅极与所述复位信号单元的输出端连接，所述第一PMOS管的漏极分别与所述第二PMOS管的栅极、所述第二NMOS管的栅极和所述第五PMOS管和所述第三NMOS管的漏极连接反信号输出端，反信号输出端与第六逻辑输出单元的输入端连接，所述第三PMOS管和所述第一NMOS管的连接端通过反向并联的第三反相器和第四反相器与所述第四PMOS管的栅极和所述第四NMOS管的栅极的连接端连接，所述第五PMOS管和所述第三NMOS管的连接端通过反向并联的第五反相器和第六反相器连接正信号输出端，正信号输出端分别与第七逻辑输出单元的输入端和与其连接的下一级时序控制单元的输入端连接。

3.根据权利要求2所述选择电路，其特征在于，所述复位信号单元包括第七反相器；所述第七反相器的输入端输入高电平或低电平，所述第七反相器的输出端分别与各个时序控制单元中第一PMOS管的栅极连接。

4.根据权利要求1所述的选择电路，其特征在于，逻辑输出单元为多输入端的与门，所述多输入端的与门的输入端个数与时序控制单元的个数相同。

5.根据权利要求1所述的选择电路，其特征在于，当时序控制单元的个数为N个时，N为大于1的正整数，逻辑输出单元的个数为2^N个。