[发明专利]电子封装件暨基板结构及其制法

说明书

一种电子封装件暨基板结构及其制法，通过于线路部的接地片或电源片上形成开孔，以降低所占线路部的面积比例，因而能减少应力集中，避免基板结构发生翘曲，并形成填充材于该开孔中以增加耦合电容。

技术领域

本发明有关一种基板结构，尤指一种应用于电子封装件的基板结构及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化(miniaturization)的封装需求，发展出晶圆级封装(Wafer LevelPackaging，简称WLP)的技术。

如图1A至图1D，其为现有晶圆级半导体封装件1的制法的剖面示意图。

如图1A所示，提供一具有热化离型胶层(thermal release tape)11的承载件10。接着，置放多个半导体元件12于该热化离型胶层11上，且该些半导体元件12具有相对的主动面12a与非主动面12b，其中，该主动面12a具有多个电极垫120，并以该主动面12a黏着于该热化离型胶层11上。

如图1B所示，以压合(lamination)方式形成一封装胶体13于该热化离型胶层11上，以包覆该半导体元件12。

如图1C所示，进行烘烤制程以硬化该封装胶体13，且该热化离型胶层11因受热后会失去黏性，再一并移除该热化离型胶层11与该承载件10，以外露该半导体元件12的主动面12a。

如图1D所示，进行线路重布层(Redistribution layer，简称RDL)制程，以形成一线路部14于该封装胶体13与该半导体元件12的主动面12a上，使该线路部14电性连接该半导体元件12的电极垫120，其中，该线路部14包含接地片140及电源片141(如图1D’所示)。接着，形成一绝缘保护层15于该线路部14上，且该绝缘保护层15外露该线路部14的部分表面，以供结合如焊锡凸块的导电元件16。

惟，现有半导体封装件1的制法中，该接地片140与该电源片141为金属材质，且其所占面积比例过多，故使该半导体封装件1容易于后续制程中发生翘曲，导致该接地片140(或该电源片141)无法有效电性连接该些半导体元件12的电极垫120，致使电性不良，进而造成良率过低及产品可靠度不佳等问题。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺失，本发明提供一种电子封装件暨基板结构及其制法，避免基板结构发生翘曲。

本发明的基板结构，包括：线路部，其包含至少一介电层及至少一线路层，其中，该线路层包含有接地片及/或电源片，且该接地片或该电源片形成有开孔；以及填充材，其形成于该开孔中。

本发明还提供一种基板结构的制法，包括：提供一包含至少一介电层及至少一线路层的线路部，其中，该线路层包含有接地片及/或电源片，且该接地片或该电源片形成有开孔；以及形成填充材于该开孔中。

前述的基板结构及其制法中，该接地片与该电源片之间具有间隙。

前述的基板结构及其制法中，该填充材为金属材。

前述的基板结构及其制法中，该填充材还结合于该接地片或该电源片上。

本发明还提供一种电子封装件，包括：一前述的基板结构；以及电子元件，其设于该线路部上并电性连接该接地片与该电源片。

本发明又提供一种电子封装件的制法，包括：提供一前述的基板结构；以及设置电子元件于该线路部上，并令该电子元件电性连接该接地片及/或该电源片。

前述的电子封装件及其制法中，还包括形成用以包覆该电子元件的封装层。