[发明专利]一种深槽超结DMOS器件

说明书

本发明提出了一种深槽超结DMOS器件，属于功率器件领域。本发明通过在传统超结DMOS器件中引入深槽栅结构，并合理设置深槽栅结构中介质层的复合交界面以固定雪崩击穿点，由于介质层中复合交界面在远离体区处引入电场峰值，而载流子必然会选择电阻最小的路径，进而达到有效改变发生雪崩击穿时超结DMOS器件的雪崩击穿电流路径，使雪崩击穿电流远离寄生BJT管的基区电阻，从而避免寄生BJT管的发射极正偏而造成的BJT管的开启，增强超结DMOS器件的钪UIS失效能力，提高器件在非箝位电感负载应用中的可靠性。

技术领域

本发明属于功率半导体技术领域，具体涉及一种深槽超结DMOS器件。

背景技术

现代电力电子技术对于航天、通信、计算机、家用电器等高技术产业都至关重要，而在现代电力电子装置中，作为核心部分的电力半导体器件对于提高装置的各项技术性能和指标都起着重要的作用。近年来随着半导体技术的快速发展及对产品可靠性、失效机理等认知的深入，给功率半导体研究者带来了全新的挑战。

非箝位感性负载下的开关过程(Unclamped Inductive Switching,UIS)是用来描述功率MOSFET在非箝制电感电路中能够承受电流大小的能力，或者通常用来描述功率MOSFET在雪崩击穿下负载能量的能力。目前UIS失效已逐渐成为功率MOSFET最主要的安全杀手之一，UIS特性好坏会直接影响到器件的安全工作区及寿命，因为在回路导通时存储在电感中的能量必须在关断瞬间全部由功率器件释放，同时施加于功率器件的高电压和大电流极易造成器件失效。UIS特性会随着芯片尺寸缩小而变差，这是由于单个管芯尺寸越小，所负载的能力也就越小。这和“摩尔定律”中提到的半导体工艺尺寸不断减小的发展趋势是矛盾的，必将导致UIS引起的安全问题越来越严重。

超结MOSFET的出现虽然打破了常规功率DMOS器件的“硅极限”，然而，超结MOSFET的可靠性仍然成为了限制其大规模应用的主要因素器件，同时也是本领域技术人员亟待解决的技术问题。目前提高超结DMOS的抗UIS失效能力普遍通过高能量硼注入或深扩散以减小器件N⁺源区下的P型体区电阻以降低寄生BJT基区电阻，进而抑制寄生BJT管的开启。然而，这一方法无法实现无限降低寄生BJT基区电阻，因为这样会导致功率器件阈值电压(沟道开启电压)的增加；另外，这一方法无法从根本上解决由于雪崩击穿而导致器件失效的问题，因为上述方法只能抑制寄生BJT，而不是完全杜绝寄生BJT的开启。因此，亟需一种能够从根本上解决由于寄生BJT开启所导致超结DMOS器件可靠性差的问题。

发明内容

为了解决由于寄生BJT管开启造成超结DMOS器件可靠性差的问题，本发明提供一种具有高抗UIS失效能力和低导通电阻的超结DMOS器件。

为了解决上述技术问题，本发明提供的技术方案如下：

技术方案一：