[发明专利]一种深槽超结DMOS器件有效
| 申请号： | 201710668240.2 | 申请日： | 2017-08-07 |
| 公开（公告）号： | CN107516679B | 公开（公告）日： | 2020-02-04 |
| 发明（设计）人： | 任敏;罗蕾;李佳驹;李泽宏;高巍;张金平;张波 | 申请（专利权）人： | 电子科技大学 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/423;H01L29/06 |
| 代理公司： | 51232 成都点睛专利代理事务所(普通合伙) | 代理人： | 葛启函 |
| 地址： | 611731 四川省成*** | 国省代码： | 四川;51 |
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| 摘要： | |||
| 搜索关键词： | 一种 深槽超结 dmos 器件 | ||
1.一种深槽超结DMOS器件，包括自下而上依次层叠设置的金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区和金属化源极(12)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面，第一导电类型半导体掺杂漂移区位于第一导电类型半导体掺杂衬底(2)的正面；第二导电类型半导体体区(9)位于第一导电类型半导体掺杂漂移区的顶部两侧，第二导电类型半导体体区(9)内具有相互独立且相邻的第一导电类型半导体掺杂源区(10)和第二导电类型半导体掺杂接触区(11)；第二导电类型半导体掺杂柱区(5)位于第一导电类型半导体掺杂漂移区的底部两侧，两侧的第二导电类型半导体掺杂柱区(5)之间还具有与之形成超结结构的第一导电类型半导体掺杂柱区(3)；两侧的第二导电类型半导体体区(9)之间还具有深槽栅，所述深槽栅的上表面与金属化源极(12)相接触，所述深槽栅的下表面与第一导电类型半导体掺杂柱区(3)的上表面相接触，所述深槽栅包括介质层和埋设于所述介质层内的多晶硅栅电极(6)，所述多晶硅栅电极(6)上表面的结深小于其两侧的第一导电类型半导体掺杂源区(10)下表面的结深，所述多晶硅栅电极(6)下表面结深大于其两侧的第二导电类型半导体体区(9)下表面的结深；其特征在于：
所述介质层的上、下表面均与深槽栅的上、下表面重合，所述介质层包括第一介质层(8)和层叠于所述第一介质层(8)之上的第二介质层(7)形成的复合结构，所述第一介质层(8)的相对介电常数小于所述第二介质层(7)的相对介电常数，且两个介质层(7、8)形成的复合交界面远离第二导电类型半导体体区(9)且靠近第二导电类型半导体掺杂柱区(5)设置；
所述深槽栅与其两侧的第二导电类型半导体掺杂柱区(5)之间还具有第一导电类型半导体掺杂区(4)，所述第一导电类型半导体掺杂区(4)的下表面与深槽栅的下表面重合，所述第一导电类型半导体掺杂区(4)的上表面与第二导电类型半导体体区(9)的部分下表面重合。
2.一种深槽超结DMOS器件，包括自下而上依次层叠设置的金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区和金属化源极(12)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面，第一导电类型半导体掺杂漂移区位于第一导电类型半导体掺杂衬底(2)的正面；第二导电类型半导体体区(9)位于第一导电类型半导体掺杂漂移区的顶部两侧，第二导电类型半导体体区(9)内具有相互独立且相邻的第一导电类型半导体掺杂源区(10)和第二导电类型半导体掺杂接触区(11)；第二导电类型半导体掺杂柱区(5)位于第一导电类型半导体掺杂漂移区的底部两侧；两侧的第二导电类型半导体体区(9)之间还具有深槽栅，所述深槽栅的上表面与金属化源极(12)相接触，所述深槽栅的下表面与第一导电类型半导体掺杂衬底(2)的上表面相接触，所述深槽栅包括介质层和埋设于所述介质层内的多晶硅栅电极(6)，所述多晶硅栅电极(6)上表面的结深小于其两侧的第一导电类型半导体掺杂源区(10)下表面的结深，所述多晶硅栅电极(6)下表面结深大于其两侧的第二导电类型半导体体区(9)下表面的结深且靠近第二导电类型半导体掺杂柱区(5)顶部设置；其特征在于：
所述介质层的上、下表面均与深槽栅的上、下表面重合，所述介质层包括第一介质层(8)和层叠于所述第一介质层(8)之上的第二介质层(7)形成的复合结构，所述第一介质层(8)的相对介电常数小于所述第二介质层(7)的相对介电常数，且两个介质层(7、8)形成的复合交界面远离第二导电类型半导体体区(9)且靠近第二导电类型半导体掺杂柱区(5)设置；
所述深槽栅与其两侧的第二导电类型半导体掺杂柱区(5)之间还具有第一导电类型半导体重掺杂区(43)，所述第一导电类型半导体重掺杂区(43)的下表面与深槽栅的下表面重合，所述第一导电类型半导体重掺杂区(43)的上表面与第二导电类型半导体体区(9)的部分下表面重合。
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