[发明专利]半导体器件

说明书

相关申请的交叉引用

2016年8月5日提交的日本专利申请2016-154630的全部内容(包括说明书、附图和摘要)通过引用并入本文。

技术领域

本发明涉及半导体器件，更加具体而言，本发明涉及包含电可重写(electrically-rewritable)非易失性存储元件的半导体器件，所述电可重写非易失性存储元件形成于半导体衬底之上并且在二者之间插入有绝缘层。

背景技术

例如，日本未审查专利申请公布文献第2015-103555号公开了配有电可重写非易失性存储器(例如，所谓的EEPROM和闪存)的半导体器件。在该日本未审查专利申请公布文献第2015-103555号中，金属氧化氮氧化半导体(MONOS)晶体管被用作构成EEPROM或闪存的存储单元(下文称为非易失性存储元件，或简称为存储元件)。描述了这种EEPROM或闪存可使用Fowler-Nordheim隧穿效应(tunneling phenomenon)、热电子或热空穴而被写入和擦除。

此外，日本未审查专利申请公布文献第2015-103555号公开了形成于绝缘体上硅(SOI)衬底之上的薄氧化埋层上覆硅(silicon-on-thin-buried-oxide，SOTB)晶体管。

发明内容

本发明的发明人已设计出类似于MONOS晶体管配置的存储元件，所述MONOS晶体管以与SOTB晶体管类似的方式形成于SOI衬底之上。所得到的产品具有位于半导体衬底和存储元件之间的绝缘层，从而降低了存储元件中所固有的、半导体衬底的寄生电容。因此，所述存储元件可提供例如改善的运行速度。

发明人以与SOTB晶体管相同的方式制造位于SOI衬底之上的存储元件，并且在写入操作过程中对存储元件进行评估。然而，评估结果显示，所述存储元件具有与形成于半导体衬底之上的存储元件相比相对短的错误擦除寿命。具体而言，评估发现，与形成于半导体衬底之上的存储元件相比，错误擦除寿命(即到已写入的存储元件确定将被擦除时为止的时间段)非常短这一新问题。在上述日本未审查专利申请公布文献第2015-103555号中没有揭示该新问题。

本发明的其他问题和新特征将通过下文在说明书和附图中的描述变得明显。

根据实施方式的半导体器件包括多个存储元件和偏压电路。每个存储元件包括：一对第二半导体区域，所述一对第二半导体区域布置成将形成有沟道的第一半导体区域夹在中间，并且所述第二半导体区域是第一导电类型；栅电极，所述栅电极布置在所述第一半导体区域之上；以及，电荷储存层，所述电荷储存层布置在所述栅电极和所述第一半导体区域之间，用于储存电荷。所述存储元件布置在半导体衬底之上，在存储元件和半导体衬底之间插入有绝缘层。当第一导电类型的多数电荷载流子储存在存储元件中的第一存储元件的电荷储存层中时，偏压电路降低与所述第一存储元件不同的第二存储元件的栅电极和第二半导体区域中的至少一个区域之间的电势差，从而使储存在第二存储元件的沟道中的第二导电类型的多数电荷载流子减少，其中，所述第二导电类型与第一导电类型不同。

本实施方式可提供能够减少存储元件的状态变化的可能性的半导体器件，所述存储元件形成在半导体衬底之上，二者间插入有绝缘层。

附图说明

图1是显示根据第一实施方式的闪存的结构的框图。

图2是描述根据第一实施方式的闪存的运行的波形示意图。

图3A至图3C是显示根据第一实施方式的存储元件的结构的横截面示意图。

图4是显示对根据第一实施方式的闪存执行写入操作过程中的波形的波形图。

图5A和图5B是分别显示根据第一实施方式的未选择的存储元件的电场变化和未选择的存储元件的电荷变化的特性图。

图6是显示对根据第二实施方式的闪存执行写入操作的过程中的波形的波形图。

图7是显示对根据第三实施方式的闪存执行写入操作的过程中的波形的波形图。

图8是显示对根据第四实施方式的闪存上执行写入操作的过程中的波形的波形图。

图9是显示根据第一实施方式的半导体器件的结构的框图。

图10是用于描述本发明的发明人发现的新问题的电路图。

图11A和图11B是用于描述新问题的图。

具体实施方式