[发明专利]半导体装置

说明书

本发明的实施方式提供一种导电层中所包含的元素向柱状部的扩散阻挡性优异的半导体装置。实施方式的半导体装置具备：基底层；积层体，设置在所述基底层上，且具有隔着绝缘体而积层的多个导电层；半导体主体，在所述积层体内沿所述积层体的积层方向延伸；电荷储存部，设置在所述半导体主体与所述导电层之间；氧化硅膜，设置在所述电荷储存部与所述导电层之间；以及氮化硅膜，设置在所述氧化硅膜与所述导电层之间。

[相关申请]

本申请享有以日本专利申请2017-29651号(申请日：2017年2月21日)为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体装置。

背景技术

关于作为三维存储器装置的控制栅极发挥功能的电极层的形成方法，提出了将形成在绝缘层之间的牺牲层去除而形成空隙，并在该空隙形成金属层的方法。

发明内容

实施方式提供一种导电层中所包含的元素向柱状部的扩散阻挡性优异的半导体装置。

实施方式的半导体装置具备：基底层；积层体，设置在所述基底层上，且具有隔着绝缘体而积层的多个导电层；半导体主体，在所述积层体内沿所述积层体的积层方向延伸；电荷储存部，设置在所述半导体主体与所述导电层之间；氧化硅膜，设置在所述电荷储存部与所述导电层之间；以及氮化硅膜，设置在所述氧化硅膜与所述导电层之间。

附图说明

图1是实施方式的半导体装置的示意立体图。

图2是实施方式的半导体装置的示意剖视图。

图3(a)是图2中的A部的放大图。

图3(b)是图2中的A部的放大图。

图3(c)是图2中的A部的放大图。

图4～14、15(a)～(c)、16(a)～(c)是表示实施方式的半导体装置的制造方法的示意剖视图。

图17是实施方式的半导体装置的示意立体图。

具体实施方式

以下，参照附图对实施方式进行说明。此外，在各附图中，对于相同的要素标注相同的符号。

在实施方式中，作为半导体装置，例如对具有三维构造的存储器单元阵列的半导体存储装置进行说明。

图1是实施方式的存储器单元阵列1的示意立体图。

在图1中，将相对于衬底10的主面平行并且相互正交的2方向设为X方向及Y方向，将相对于所述X方向及Y方向这两个方向正交的方向设为Z方向(积层方向)。

存储器单元阵列1具有衬底10、积层在衬底10的主面上的积层体100、多个柱状部CL、多个分离部60、以及设置在积层体100上方的上层配线。在图1中，作为上层配线，例如示出位线BL与源极线SL。

柱状部CL形成为在积层体100内沿积层方向(Z方向)延伸的大致圆柱状。分离部60具有沿积层体100的积层方向(Z方向)及X方向扩展的配线部LI，并将积层体100沿Y方向分离成多个区块(或指状物)。

多个柱状部CL例如呈锯齿状排列。或多个柱状部CL也可以沿着X方向及Y方向呈正方格子排列。

在积层体100上方设置着多条位线BL。多条位线BL是沿Y方向延伸的例如金属膜。多条位线BL在X方向上相互分离。

柱状部CL的下述半导体主体的上端经由接触部Cb及V1连接于位线BL。多个柱状部CL连接于共用的1条位线BL。连接于该共用的位线BL的多个柱状部CL包含从由分离部60沿Y方向分离的各个区块中逐个选择的柱状部CL。