[发明专利]一种提高读噪声容限和写裕度的亚阈值SRAM存储单元电路

说明书

一种提高读噪声容限和写裕度的亚阈值SRAM存储单元电路，属于集成电路技术领域。本发明的电路中第一PMOS管MP1、第一NMOS管MN1、第三NMOS管MN3和第三PMOS管MP3构成第一反相器，第二PMOS管MP2、第二NMOS管MN2、第四NMOS管MN4和第四PMOS管MP4构成第二反相器，用于存储相反的数据，即存储点Q和存储点QB的数据；第七NMOS管MN7和第八NMOS管MN8用于控制读操作，第三NMOS管MN3、第三PMOS管MP3、第四NMOS管MN4、第四PMOS管MP4用于提高写能力。本发明改善了写数据的能力，使用新的写操作的方法，使得数据很容易写进单元中，大幅度提升了写裕度；同时本发明采用读写分离结构，使得读噪声容限达到最大化，本发明可以工作在亚阈值区，降低了功耗。

技术领域

本发明涉及集成电路技术领域，特别涉及一种提高读噪声容限和写裕度的亚阈值SRAM存储单元电路。

背景技术

亚阈值设计因其超低能耗的特性而逐渐被广泛应用，特别是对SRAM这样具有高密度集成的电路。然而，随着电源电压降低，使得电路进入亚阈值区，存储单元受工艺波动影响更为显著，结果使得存储单元的稳定性降低甚至发生错误，这对存储单元的设计有了更高的要求。

目前SRAM的主流单元为6T结构，如图1所示为传统的6T SRAM存储单元电路结构示意图，为了使6T单元具有更高的稳定性，可以优化管子的尺寸，但是优化后的6T管子的读写能力提高有限。有些管子的设计具有高的读稳定性，但是写稳定性比较差，为了可以工作在亚阈值区，必须使用写辅助技术，这样无疑会加大外围电路的复杂性。所以，设计一款高读写稳定性的亚阈值区SRAM存储单元电路很有必要。

发明内容

本发明的目的，在于提供一种亚阈值SRAM存储单元电路，能够提升写裕度，且读噪声容限达到最大化。

本发明的技术方案为：

一种提高读噪声容限和写裕度的亚阈值SRAM存储单元电路，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4，

第五NMOS管MN5的栅极、第六NMOS管MN6的栅极、第三PMOS管MP3的栅极和第四PMOS管MP4的栅极接字线WL，第五NMOS管MN5的漏极接第二位线BLN，其源极接第一NMOS管MN1的栅极、第三NMOS管MN3的源极和第三PMOS管MP3的漏极；

第一PMOS管MP1的栅极连接第三PMOS管MP3的源极、第七NMOS管MN7的栅极、第二PMOS管MP2)的漏极、第二NMOS管MN2)的漏极和第三NMOS管MN3的漏极，其漏极接第二PMOS管MP2的栅极、第四PMOS管MP4的源极以及第一NMOS管MN1)的漏极和第四NMOS管MN4的漏极；

第三NMOS管MN3的栅极接第一信号控制线SL，第四NMOS管MN4的栅极接第二信号控制线SR；

第六NMOS管MN6的漏极接第一位线BL，其源极接第二NMOS管MN2的栅极、第四NMOS管MN4的源极和第四PMOS管MP4的漏极；

第八NMOS管MN8的栅极接读字线RWL，其漏极接读位线RBL，其源极接第七NMOS管MN7的漏极，第七NMOS管MN7的源极接第三信号控制线VVSS；

第一PMOS管MP1的源极和第二PMOS管MP2的源极接电源电压VDD，第一NMOS管MN1的源极和第二NMOS管MN2的源极接地电压GND；

所有的NMOS管的体端均与地电压GND相连，所有的PMOS管的体端均与电源电压VDD相连。