[发明专利]一种基于FPGA的异同步可切换串口及使用方法

说明书

技术领域

本发明涉及一种服务器数据传输接口，属于芯片技术领域，尤其涉及一种基于FPGA的异同步可切换串口及使用方法。

背景技术

随着信息科技的飞速发展，人们面临的信号处理任务越来越繁重，对串口传输速率的要求越来越高。

目前市场上常用的串口传输方式，如SPI、I2C、UART、GPIO、LVDS等，各种串行接口各有其封包形式以及传输时序，但以上接口仅支持一种传输模式，或异步或同步，不具备实际生产和应用中IP对于多种情况下的可适应性和可调节性。其中，UART是Universal Asynchronous Receiver/Transmitter的缩写，中文全称为通用异步收发器；SoC是System on Chip的缩写，中文全称为片上系统； FPGA是Field－Programmable Gate Array的缩写，中文全称为现场可编程门阵列；HPS是Hard Processor System的缩写，中文全称为硬核处理系统。

现有串口UART会随着传输速率的提高，传输过程中误码率也会增高，导致UART异步串口收发器已不能满足ASIC领域对于串口速率和准确性的需求，因此，需要对UART做出改进，提高其传输速率以及降低其误码率的产生。

如中国专利(申请号CN201610907808.7)公开了一种“基于FPGA的多模式解调系统”，该系统主要解决现有的基于软件无线电的硬件平台存在浪费硬件资源及通用性差的问题，包括：DPSK/DQPSK解调模块、FSK解调模块和动态切换模块均基于FPGA实现；DPSK/DQPSK解调模块，基于FPGA，用于实现差分相移键控DPSK和四相相对相移键控DQPSK解调；FSK解调模块，基于FPGA，用于实现频移键控FSK解调；动态切换模块，用于通过FPGA实现差分相移键控DPSK解调、四相相对相移键控DQPSK解调和频移键控FSK解调的切换；所述FPGA为通过Microblaze软核处理器对该FPGA的动态部分进行重构后的。该发明虽然同样是基于FPGA所做的性能扩展，主要用于通信接收机中解调，但并未涉及串口有关的数据传输速率及准确率提高的问题。

发明内容

本发明提供一种基于FPGA的异同步可切换串口及使用方法，用以解决现有中串口UART会随着传输速率的提高，传输过程中误码率也会增高的问题。

本发明通过以下技术方案予以实现：

一种基于FPGA的异同步可切换串口，包括通用异步收发器、发送寄存器、接收寄存器，所述通用异步收发器挂载在APB总线上，用于实现CPU通过APB 总线向所述通用异步收发器发送数据，所述接收模块FIFO的输出端、发送模块 FIFO的输入端分别与APB总线连接，所述通用异步收发器上设置有状态检测寄存器，通用异步收发器的发送脚、接收脚分别连接发送模块FIFO、接收模块 FIFO的控制端，通用异步收发器的寄存器和现场可编辑门阵列的时钟模块连接，通过所述异步收发器的寄存器可以将所述串口设置为同步模式或异步模式，所述接收模块FIFO的输入端、发送模块FIFO的输出端分别连接接收模块和发送模块，所述现场可编辑门阵列的时钟模块分别与接收通道和发送通道的控制端连接。

如上所述的一种基于FPGA的异同步可切换串口，所述现场可编辑门阵列的时钟模块为异步模式提供传输波特率所需要的分频数。

一种基于FPGA的异同步可切换串口的使用方法，包括数据发送步骤和数据接收步骤，所述数据发送步骤包括：

①配置通用异步收发器中的寄存器；

②选择所述串口同步和/或异步工作方式；

③通过APB总线写入数据；

④对写入的数据进行打包处理；

⑤读取通用异步收发器的状态寄存器内容；

⑥判断数据是否发送成功，当发送成功则数据发送完成；当发送失败则返回上一步；

所述数据发送步骤包括：

①配置通用异步收发器中的寄存器；

②选择所述串口同步和/或异步工作方式；

③通过接收模块FIFO接收串行数据；

④对接收的数据进行解析和/或进行串并转换；

⑤读取接收模块FIFO内容；

⑥判断数据是否接收，当接收成功则数据接收完成；当接收失败则返回上一步。

如上所述的一种基于FPGA的异同步可切换串口的使用方法，所述数据发送步骤和数据接收步骤包括明确HPS侧的APB总线协议，确定APB总线传输速率，将APB时钟作为同步输出时钟.